下一代移动存储器规格LPDDR4最快明年出炉
来源:互联网 作者:—— 时间:2013-12-18 09:23
正如同其前一代规格,下一代行动记忆体标准(Low Power Memory Device Standard,低功耗记忆体元件标准) LPDDR4 的目标是将资料速率提高一倍的同时也将功耗减半;但记忆体介面标准组织 JEDEC 恐怕要到 2014年才会公布其第一版规格内容;至于 LPDDR3 目前仍在努力扩大市场,目前大多数行动装置(包括智慧型手机与平板电脑),仍仅支援LPDDR2。
JEDEC 的JC-42.6低功耗记忆体标准小组委员会主席Hung Vuong表示,该组织正在进行LPDDR4标准拟定的最后阶段,目标是在明年正式公布。而JEDEC也在 8月公布了更新版的LPDDR3规格(2012年第一季首度发表),可支援2,133 Mbit/s的资料速率。
LPDDR3 包括写入均衡(write-leveling)以及指令/定址训练(command/address training)等主要功能,让记忆体控制器能在补偿讯号扭曲(signal skew)的同时,确定资料输入建立以及达到时间上(以及指令与定址输入时间)的要求。
选择性晶片内部中断电阻(on-die termination),提供LPDDR3资料通道一个轻中断功能,以改善高速信令并将对功耗、系统运作与接脚数(pin count)的冲击降到最小;此外LPDDR3配备了低I/O电容。
SK Hynix 的8Gb LPDDR3记忆体模组
「LPDDR3的挑战是产品上市时程;」Vuong表示,在LPDDR3规格于2011年着手订定之前,LPDDR2从公布到产品上市的时间花了三年。而针对LPDDR4,JEDEC的目标是将LPDDR3的资料速率提高一倍、达到3,200 Mbit/s,同时将功耗降低50%;目前标准小组的挑战就在于如何降低功耗,并且需要考量到架构、信令与电压的改变。
Vuong指出,除了资料速率与功耗的改善,元件与系统制造商还需要知道LPDDR4的三件事情;第一是架构的改变,LPDDR4裸晶目前在结构上是一个两通道x16 DRAM:「这种架构的目的是改善时序收敛(timing closure),并降低内部DRAM裸晶的功率。」
互连介面也有所改变,LPDDR4的新信令规格采用低电压摆幅中断逻辑(low-voltage swing terminated logic),最大可配置中断电阻为350 mVpp;此外加入了资料汇流排转换反向(data bus inversion),以改善讯号的完整性。第三个大改变是LPDDR4的运作电压为1.1 V,不过未来可根据需要选择转向1.0 V。
「我们的目标是将频宽性能提升一倍,此外也更严谨地看待电源使用模式;」美光(Micron)架构开发总监、JC-42.6小组成员Dan Skinner表示,对行动系统来说,功耗永远是记忆体架构开发的优先考量,但对PC与伺服器记忆体来说,功耗的重要性远不及成本与性能(这方面随着资料中心的节能趋势其实也有所改变)。
此外,由于电池的外观通常是不会改变,因此也让记忆体设计必须强调功耗问题,也亟需要有所改善。Skinner表示,目前他们有最小的性能目标:「一旦该性能水准已经达成,在最佳功耗上达到该水准将会是第一优先。」
Vuong 表示,LPDDR4规格的发表日期尚未确定,JEDEC JC-42.6小组仍在努力中,且也不排除将资料速率提升至4,266 Mbit/s。
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