台积电新思科技共研7nm制程设计平台

来源:科技新报 作者:--- 时间:2016-10-19 09:23

台积电 新思科技 HPC 7nm 制程

  半导体设计公司新思科技(Synopsys)17日宣布,将与晶圆代工龙头台积电合作推出针对高效能运算(High Performance Compute)平台的创新技术,而这些新技术是由新思科技与台积电合作的7纳米制程Galaxy设计平台的工具所提供。

  据了解,此次两家公司共同开发的技术包括:通路铜柱(via pillar)、多源树合成(TCS)和混合时脉网格(clock mesh),以及可配合关键网(critical net)上阻力及电阻的自动化汇流排绕线(automated bus routing)等功能。在这些新科技的支援下,台积电与新思科技将可帮助芯片设计人员,针对7纳米制程进行先进的高效能设计。

  通路铜柱技术是一种透过减少通路电阻与提升电子迁移(electromigration)的强度,来提高效能的新技术。Design Compiler Graphical和IC Compiler II已将通路铜柱无缝融入其流程中,包括:在电路网表中插入通路铜柱、在虚拟绕线图中模拟通路铜柱、通路铜柱的合理摆置(legalized placement),以及支援通路铜柱的细部绕线、萃取(extraction)和时序。

  IC Compiler II的多源CTS和混合时脉网格在关键网上插入通路铜柱之后,全域(global)与细部绕线再调整讯号绕线,以插置通路铜柱。IC Compiler II可打造出具高定制化网格的低偏差与高效能的时脉设计,以及针对时脉进行自动H树建置(H-tree creation)。此外,IC Compiler II也可搭配关键网的阻力及电阻,进行自动化的汇流排绕线,并且支援非预设(non-default)绕线和允许使用者设定层宽度(layer width)和间距(spacing)。

  新思科技设计事业群产品行销副总裁Bijan Kiani表示,新思科技在设计前段(front-end)到实体实作(physical implementation)的流程具备整合而专业的技术,而结合台积电的顶尖制程科技,开发出辅助高效能设计的创新技术。借由这些创新技术,我们的共同客户将可创造最先进的高效能设计。

  台积电设计基础架构行销事业部资深协理Suk Lee指出,台积电致力于协助半导体设计人员运用最新的制程科技来打造最快速的芯片,以符合现代芯片设计的高效能要求。因此,台积电与新思科技密切合作,共同针对台积电的HPC平台推出ASIC-based的设计流程(design flow)及方法论(methodology)。



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