Silicon Labs发布业界最广泛的56G/112G SerDes时钟产品系列

　　Silicon Labs(亦称 “芯科科技”)日前宣布扩展其时钟产品系列，以满足56G PAM-4 SerDes和新兴112G串行应用对于高性能时钟的要求。通过此次产品系列的扩展，Silicon Labs成为唯一一家可为100/200/400/600G设计提供全面时钟发生器、抖动衰减时钟、压控晶体振荡器(VCXO)和XO选择的时钟供应商，并且满足100fs以下参考时钟抖动要求并留有余量。

　　包括Broadcom、Inphi、Intel、MACOM、Marvell、MediaTek和Xilinx在内，领先的交换SoC、PHY、FPGA和ASIC制造商正在转移到56G PAM-4 SerDes技术，以支持更高带宽的100G+以太网和光网络设计。为了满足56G SerDes参考时钟的严格要求，硬件开发人员通常需要100fs(典型值)以下RMS相位抖动规范的时钟。这些设计通常需要与CPU和系统时钟等其他频率时钟混用。Silicon Labs是首家为56G设计提供完全集成时钟IC解决方案的时钟产品供应商，该解决方案将SerDes、CPU和系统时钟集成到单一器件中。

　　在56G应用中，硬件开发人员通常会寻求完整的时钟树解决方案，以保证100fs以下的RMS相位抖动，从而确保足够的余量并减少产品开发风险。Silicon Labs的新型时钟和振荡器产品满足当前这些严格的56G SerDes要求、以及新兴的112G串行SerDes设计需求，这些设计在未来的数据中心和通信应用中将得到迅速发展。

　　Silicon Labs时钟产品高级营销总监James Wilson表示：“Silicon Labs的新型时钟发生器、抖动衰减器和VCXO/XO构成了业界最广泛的、频率灵活的超低抖动时钟器件系列产品，适用于基于56G SerDes的最新100/200/400/600G通信和数据中心设计。无论我们的客户是在设计同步还是自由运行的系统，我们都能提供合适的超高性能时钟解决方案，以满足他们的56G SerDes应用需求。”

　　Silicon Labs Si5391是业界最低抖动、任意频率时钟发生器。它是市场上唯一能够从单一IC提供200/400/600G设计所需全部时钟频率的时钟发生器，同时为56G SerDes参考时钟提供100fs以下RMS相位抖动性能。具有多达12个差分输出，Si5391时钟提供频率灵活的A/B/C/D等级选项。精密校准P级选项可以为56G SerDes设计中所需的主频率提供优化的69fs(典型值)规格RMS相位抖动性能。Si5391是一款真正的100fs以下“单芯片时钟树”解决方案，设计旨在从同一IC合成所有输出频率，同时满足56G PAM-4参考时钟抖动要求并留有余量。

　　Silicon Labs Si539x抖动衰减器提供业内领先的抖动性能和频率灵活性。这些超低抖动时钟旨在满足互联网基础设施的严格规范和高性能要求，可降低各种时钟应用的成本和复杂性。Si539x任意频率抖动衰减时钟能够从任意频率输入时钟产生任意频率输出时钟组合，同时提供业界领先的抖动性能(90fs RMS相位抖动)。Si5395/4/2 P级器件为56G/112G SerDes时钟应用提供了最佳的抖动性能(69fs RMS典型相位抖动)。

　　新型Si56x Ultra Series VCXO和XO系列产品非常适用于需要超低抖动振荡器的下一代高性能时钟应用。Si56x VCXO/XO可定制到最大3GHz的任意频率，支持两倍于之前的Silicon Labs VCXO产品的工作频率范围，且抖动减半。Si56x振荡器采用业界标准的5mm x 7mm和3.2mm x 5mm封装，提供单路、双路、四路和I2C可编程选项，与传统XO、VCXO和VCSO的引脚兼容并可直接替换。该系列器件的典型相位抖动低至90fs。

　　Silicon Labs还为需要更高稳定性及长期可靠性的应用提供Si54x Ultra Series XO系列产品，例如光传输网络(OTN)、宽带设备、数据中心和工业系统等应用。Si54x XO专为56G设计而构建，其依靠四级脉冲幅度调制(PAM-4)信号进行串行数据传输，以增加每通道的比特率，同时保持带宽不变。使用Si54x XO作为低抖动参考时钟可以最大限度地提高信噪比(SNR)余量，最大限度地减少误码并提高信号完整性。Si54x系列产品具有最佳的性能，且典型相位抖动低至80fs。

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