台积电3nm工艺计划每平方毫米集成2.5亿晶体管

4月20日消息，据国外媒体报道，在芯片工艺方面走在行业前列的代工商台积电，已顺利大规模量产5nm工艺，良品率也比较可观。

在5nm工艺量产之后，台积电工艺研发的重点就将是3nm和更先进的工艺。对于3nm工艺，外媒的报道显示，台积电是计划每平方毫米集成2.5亿个晶体管。

台积电在3nm工艺方面已研发多年，多年前就在开始筹备量产事宜。台积电创始人张忠谋在2017年的10月份，也就是在他退休前8个月的一次采访中，曾谈到3nm工厂，当时他透露采用3nm工艺的芯片制造工厂计划在2022年建成，保守估计建成时可能会花费150亿美元，最终可能会达到200亿美元。

而在去年10月份的报道中，外媒表示台积电生产3nm芯片的工厂已经开始建设，工厂占地50到80公顷，预计花费195亿美元。

在4月16日的一季度财报分析师电话会议上，台积电副董事长兼CEO魏哲家也曾谈到3nm工艺，他表示3nm工艺的研发正在按计划推进，计划2021年风险试产，他们的目标是在2022年下半年大规模量产。

魏哲家在会上还透露，3nm是他们在5nm之后在芯片工艺上的一个完整的技术跨越，同第一代的5nm工艺（N5）相比，第一代的3nm工艺（N3）的晶体管密度将提升约70%，速度提升10%到15%，芯片的性能提升25%到30%，3nm工艺将进一步夯实他们未来在芯片工艺方面的领导地位。