美高森美发佈Libero SoC v11.8软体提供混合语言模拟和同级最佳除错功能

美高森美发佈Libero SoC v11.8软体提供混合语言模拟和同级最佳除错功能

　　致力于在功耗、安全、可靠性和性能方面提供差异化半导体技术方案的领先供应商美高森美公司(Microsemi Corporation，纽约纳斯达克交易所代号：MSCC) 发佈Libero系统级晶片(SoC)软体的 v11.8最新版本。这是一款综合性可程式设计逻辑器件(FPGA)设计工具套件，具有混合语言模拟等重要性能改进，还有同级最佳除错功能，以及一个全新网表视图。除此以外，美高森美还提供免费的License，让使用者可评估美高森美建基于Flash的FPGA和SoC FPGA器件。

　　美高森美Libero SoC设计工具套件内容包括Mentor Graphics ModelSim Simulator，可以逐行验证硬体描述语言(HDL)程式码。可以在任何级别进行模拟：行为级(预综合)、结构级(后综合)，以及反标的动态模拟结果。易于使用的图形使用者介面可让使用者快速进行识别问题和进行除错。Libero SoC v11.8现在还包括ModelSim Microsemi Pro，可让使用者在混合语言环境下进行模拟，而且，相比以前的版本可以提升百分之二十的模拟时间。

　　美高森美公司软体工程副总裁Jim Davis表示：「新版本Libero SoC v11.8具有显着的改进，其中整合的ModelSim ME Pro可以针对VHSIC硬体描述语言(VHDL)、Verilog和SystemVerilog提供混合语言的模拟支援，使得客户能够应对各式各样的IP设计，而且毋须担心混合多种语言会出现问题。新版本还包括最新的SmartDebug增强功能，比如美高森美 FPGA独有的FPGA硬体中断点(FHB)功能。FHB功能可让使用者在设计中设置中断点，并按照时鐘週期步进，这样可以显着提高可视性，并且缩短除错时间。」

　　虽然中断点一直在嵌入式软体中使用，但现在可用于支援FPGA逻辑除错功能。这可以提高FPGA设计的生产率、可用性和效率，从而快速推向市场，特别是在产品验证阶段，因为这是产品开发週期中耗时最长的阶段。这些SmartDebug增强功能与现有除错功能互补，不必使用整合式逻辑分析仪(ILA)，也能够以一种新的方式来为FPGA装置的状态、记忆体和串列/解串列(SerDes)收发器进行除错。

　　美高森美Libero SoC v11.8特别适合为航太、国防、安全、通讯、资料中心、工业和汽车市场中各种应用的FPGA设计。它还包括一系列的额外特性，比如新的网表视图可以透视不同的内部结构，新的约束管理功能具有模组流和输入/输出(I/O)谘询器，而且其SmartTime使用者介面在执行时间方面有百分之二十的提高，也支援Windows 10作业系统。

　　为了使这款解决方案获得广泛应用，Libero SoC v11.8还附带新的六十天免费评估授权，可用来评估美高森美建基于Flash的FPGA和SoC参考设计，以及教程和应用指南等。为满足客户对美高森美易学易用的设计工具套件不断增长的需求，新的评估授权提供了一个让客户快速上手Libero SoC设计的简单方法。

　　Aberdeen的市场分析指出，到二○二○年约有五百亿个机器是可连网的。这些机器不仅要保证安全，而且要确保在器件、设计和系统级的安全。凭藉美高森美在安全方面的专长，Libero SoC v11.8还包括该公司的安全生产程式设计方案(SPPS)，这可以产生和注入加密金钥和配置位元流，以防止过度构建、复製、逆向工程、恶意程式植入及其他安全威胁。

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