未来的数字设计可能将趋向异步方式

     Sun微系统实验室的副总裁Ivan Sutherland认为，数字计算系统将不可避免地转向异步设计方式。他最近还将此观点传达给了一个不太可能的听众——研究时序分析的Tau workshop组织，该组织专注于研究开发面向同步数字系统的EDA工具和方法学。
    
     在其“没有时钟的计算机”的主题演讲中，Sutherland指出，异步设计方式将变得越来越重要，它不仅能解决性能和功率问题，而且允许模块升级到大规模芯片。不过，他承认，目前缺乏相应的设计工具和方法学，而且在现实世界中异步逻辑芯片的实例也很少。
    
     “我相信异步设计将逐步进入我们的系统，”Sutherland表示，“同步设计存在那么多问题，以至于我们开始考虑什么可以成为它的替代方案。”
    
     但是这并不意味着将完全转移到异步设计。事实上，有许多可能的方法，例如CPU在内部保持同步，而与存储器进行通信时可以采用异步方式，他强调。
    
     Sutherland指出，周期固定的时钟存在一些好处，例如能够预测时钟间隔的“规律性”。但同时也存在许多缺点，因为在整个芯片上传送时序信号需要消耗大量功率，所以时钟偏移成了一个问题。光速变成了GHz级芯片的极限，而诸如工艺变异等不确定的元器件属性将使独立地处理器件时序变得非常重要，他说。
    
     Sutherland还指出，对设计师来说最糟糕的消息可能莫过于每条通信通道都必须满足外部时钟的要求，因为这将使他们难以专注在那些完成了90%工作的10%的通道上。此外，在“模块化”方面也存在争论。
    
     “你不能只考虑和改善系统的一小部分，”Sutherland认为，“整个系统需要一起被升级，而我认为这是一个很棘手的问题。我希望有一天我们能像升级子程序一样升级系统。”
    
     他还列举了许多支持异步设计的论据。异步设计能加快产品的面市时间，因为设计师无需那么关心电路的时序问题；它们能降低功率，因为免去了选通时钟，而且它们在电磁辐射方面的问题会更少。最后，它们的速度更快，他表示，在Sun的实验中，异步芯片的运行速度通常是同步芯片的2倍。
    
     异步设计的一个障碍是状态的爆炸式增长，例如一个系统可以有数十亿种可能的状态。Suntherland透露，Sun已经采用流水线系统解决了这个问题。他还提到缺乏相应的EDA工具问题。“业界对异步设计工具的投入完全不能跟同步设计相提并论，因为并没有那么多人在从事这个领域的工作。”他表示。
    
     Sutherland指出，异步设计方法学的难点是要专注在顺序而不是时序上。一种前景看好的方法是采用所谓的“源时钟”，它将时序信号与数据一起发送给给定目标地址，并接收返回的确认信号。
    
     “异步设计是一种态度问题，”Sutherland说，“我是需要其他人来提供时序，还是亲自一例接一例地处理时序？”
    
     Sutherland承认：“我们并不知道一片包含一亿个晶体管的异步计算芯片能否正常工作，因为还没有人创建出这样的芯片。”在回答某位听众的提问时，他透露，Sun实验室创建的最大规模异步芯片约有25万个晶体管。“这些晶体管就像玩具，并不十分复杂，但其思想是为了教会我们有关这种电路的知识。”他说。