多比较器快速（Flash）ADC
背景知识：
闪烁型(FLASH)ADC又叫做全并行ADC，它是将采样信号一步转换成二进制数。闪烁型ADC转换速率最高，通常用干低分辨率(8^10位)，离速20-50MSPS应用场合，一般用于视频和通信领域。
基本原理：
Flash A/D转换器的工作原理框图如图所示，它主要由分压电阻串、比较器阵列、锁存器阵列、编码器和输出寄存器组成。
组成一个 具有N位分辨率的A/D转换器，要求有2N-1个比较器。外接基准电压VR经电阻网络分压，分成每份都等于1LSB电压值的2N-1等份。模拟信号同时输入到2N-1个带锁存的比较器中，每一个比较器的参考电压都比下一个的参考电压高出一个LSB所代表的电压值。输入信号进来后，转换是同时进行的。输入为0时，全部比较器关闭;输入为ILSB的电压值时.最低位的比较器翻转;输入电压继续增加会有越来越多的比较器改变状态。当输入的模拟信号出现在各比较器端口时，输入信号高于门限电压时，比较器输出为逻辑“1”，反之，比较器输出为逻辑“0”。在ADC时钟信号同步下.一系列数字锁存器(每个比较器后接一个锁存器)对比较器输出状态进行判断并锁存，锁存器输出数字信号然后经编码器编写成输出所需的数字码。
并行式A/D转换器内一般不含参考电压产生电路，必须由外部提供。有些并行式A/D转换器有一个参考电压检测(sense)管脚，用来补偿由于管脚及引线引起的电压下降(如MAXIMA)。并行式A/D转换器可能需要提供一个或多个参考电压，通常需要经过低阻抗驱动后输入，以获得较好的积分线性度。对于参考电压的旁路电容，当采样速率高于20MHz时，必须采用分布电感小的陶瓷电容(0.1 u F)，位置尽可能靠近A/D转换器的管脚。当并 行 式 A/D转换器的转换速率大于200MHz时，输出数据的缓存将成为一个重要问题。在实际使用时，常常把输出的高速数据流分成两路，以便采用价格较低，响应速率不太高的CMOS或TTL存储器。在一些新型的并行式A/D转换器，已直接将上述分频缓冲存储部分集于片内，从而解决了高速数据存储所带来的问题。由于输出数据流速率很高，输出数据常用ECL电平，在使用时，要通过一定的电平转换电路，把ECL电平转换成TTL 以适应后端的数据处理。
闪烁型(FLASH)ADC又叫做全并行ADC，它是将采样信号一步转换成二进制数。闪烁型ADC转换速率最高，通常用干低分辨率(8^10位)，离速20-50MSPS应用场合，一般用于视频和通信领域。
基本原理：
Flash A/D转换器的工作原理框图如图所示，它主要由分压电阻串、比较器阵列、锁存器阵列、编码器和输出寄存器组成。
组成一个 具有N位分辨率的A/D转换器，要求有2N-1个比较器。外接基准电压VR经电阻网络分压，分成每份都等于1LSB电压值的2N-1等份。模拟信号同时输入到2N-1个带锁存的比较器中，每一个比较器的参考电压都比下一个的参考电压高出一个LSB所代表的电压值。输入信号进来后，转换是同时进行的。输入为0时，全部比较器关闭;输入为ILSB的电压值时.最低位的比较器翻转;输入电压继续增加会有越来越多的比较器改变状态。当输入的模拟信号出现在各比较器端口时，输入信号高于门限电压时，比较器输出为逻辑“1”，反之，比较器输出为逻辑“0”。在ADC时钟信号同步下.一系列数字锁存器(每个比较器后接一个锁存器)对比较器输出状态进行判断并锁存，锁存器输出数字信号然后经编码器编写成输出所需的数字码。
并行式A/D转换器内一般不含参考电压产生电路，必须由外部提供。有些并行式A/D转换器有一个参考电压检测(sense)管脚，用来补偿由于管脚及引线引起的电压下降(如MAXIMA)。并行式A/D转换器可能需要提供一个或多个参考电压，通常需要经过低阻抗驱动后输入，以获得较好的积分线性度。对于参考电压的旁路电容，当采样速率高于20MHz时，必须采用分布电感小的陶瓷电容(0.1 u F)，位置尽可能靠近A/D转换器的管脚。当并 行 式 A/D转换器的转换速率大于200MHz时，输出数据的缓存将成为一个重要问题。在实际使用时，常常把输出的高速数据流分成两路，以便采用价格较低，响应速率不太高的CMOS或TTL存储器。在一些新型的并行式A/D转换器，已直接将上述分频缓冲存储部分集于片内，从而解决了高速数据存储所带来的问题。由于输出数据流速率很高，输出数据常用ECL电平，在使用时，要通过一定的电平转换电路，把ECL电平转换成TTL 以适应后端的数据处理。