Cadence发布首个TLM驱动式设计与验证解决方案
Cadence设计系统公司今天推出首个TLM驱动式协同设计与验证解决方案和方法学，使SoC设计师们可以尽享事务级建模（TLM）的好处。这一Cadence解决方案包含集成了新式存储器编译器并支持C/C++的C-to-Silicon Compiler、具有最新TLM/RTL指标驱动式验证和可视化源码级调试功能的Incisive Enterprise Simulator、Calypto时序逻辑等效性检查、第一版TLM驱动式设计与验证方法学以及客户适用服务。 新解决方案可实现对基于TLM的SoC IP进行设计、综合与验证，从而加快设计创建，提升功能验证效率，并提供更多机会来重复利用相关的设计和验证IP。
“我们已使用了多年的高阶综合与TLM验证，此类验证方法学已被证明是非常具有挑战性的。”富士通微电子股份有限公司图形技术中心硬件开发经理Raimund Soenning表示。 “Cadence这一方法学可从容应对我们遇到的挑战，它从TLM到RTL使用了指标驱动式验证，并将二者混合。 使用这个全面的Cadence方法学，我们发现了大量重复利用设计和验证IP的机会。”
这个新型TLM驱动式设计和验证方法学包含了面向虚拟平台和高阶综合的SystemC建模准则，并定义了对TLM、TLM/RTL和RTL进行基于OVM的多语言功能验证的过程。 该方法学将通过手册、自助式教程和上机实验课程的形式提供。 新解决方案包含以下能力：从C/C++迁移从而实现传统设计源码到SystemC TLM的自动转换；整合了流行存储器编译器的高阶综合技术，并针对各种架构进行了优化；以及对SystemC和已综合的RTL代码进行并行式分析与追踪。
“事务级设计和验证已经成为现实，”Brian Bailey咨询公司的Brian Bailey表示。 “各个单独功能已经开发出来了，而Cadence迈出了使它们在一个统一方法学中协同工作的第一步。”
新型TLM驱动式方法学提高了工作效率、设计质量和项目时间表的可预测性。 与先前技术不同，这一新型综合性解决方案使用户能够将基于TLM的设计和验证IP作为黄金源码加以重复利用。
“Cadence具有得天独厚的优势对TLM/RTL设计和验证环境进行整合，以便排除用户使用的关键障碍。” Cadence设计系统公司系统软件部副总裁兼总经理Michael McNamara表示， “着眼于客户的完整需求，我们正在履行提升系统级设计效率的全面承诺。”