Silicon Labs推出频率可配置的时钟芯片Si5317

当网络和电信硬件的设计向更高速及更复杂的方向发展时，在整体系统设计中，时钟架构已成为关键的考虑之一。高速应用中的频率抖动管理特别困难，这是因为噪声会导致整体系统的性能下降，并影响设计的误码率(BER)及信噪比(SNR)，针对这些强调性能的应用，Si5317频率抖动衰减IC提供一种简单、弹性且具成本效益的抖动滤除解决方案。

Si5317可针对1 至710 MHz间的任一时钟频率除去有害的噪声，并能以相同于输入的时钟产生两个超低抖动输出时钟，不像传统的时钟芯片或分立式锁相环(PLL)模块方案，必须使用倍频器件以支持不同的频率。一个基于Si5317的设计和线路布局便能针对任何小于710MHz的时钟信号提供抖动衰减的支持，让设计能重复使用于多种应用中。设计人员仅需进行简单的管脚设定，便能调整频率范围和PLL带宽，无需像传统时钟芯片方案那样需要采用固件和串行编程。

“Si5317是业界用途最广且最易用的频率抖动衰减芯片，能针对高效、强调成本且需要极干净频率的存取和网络应用提供超低抖动解决方案。”Silicon Labs时钟产品总经理Mike Petrowski表示，“Si5317能轻易置入时钟路径中，针对高达710MHz的时钟信号提供抖动衰减，不用为了兼容不同的频率而采用中间件结构或修改材料清单。”

采用Silicon Labs的专利DSPLL架构，Si5317频率抖动衰减芯片提供最佳的抖动性能(0.29ps RMS)，可针对那些对抖动极为敏感的应用进一步改善误码率和信噪比。Si5317极佳的抖动性能比其它集成了振荡器的时钟芯片同级产品抖动约降低了三分之一，并可让系统将大部份抖动预算分配给其它器件，从而简化组件选择和时钟树设计。

Si5317集成了一个单一的电压稳压器，该稳压器具有优秀的电源噪声抑制特性。此种精简的电源供应设计毋需采用多种电源供电及分立铁氧体磁珠。片上电源稳压大幅降低电路板设计对于高速噪声及交换式电源供应的敏感度，如此可减少电源噪声影响设计的整体抖动性能的风险。

Si5317为业界集成度最高的频率抖动衰减芯片，不需使用外部PLL器件，可针对空间受限的应用进一步简化PCB设计和布局，同时还能将板级噪声对抖动性能的影响降至最低。片上DSPLL技术能除去对于电荷泵(charger pump)和回路滤波设计的需求，而这些都是采用传统压控晶体振荡器(VCXO)的PLL模块和频率芯片所需要的。此高集成度能在各种温度、工艺和电压下确保回路稳定性和抖动性能，进而将设计时间和风险减至最少。将所有PLL器件集成至单一装置中，也能除去分立式PLL器件间敏感的噪声进入点，进一步提升对板级噪声的免疫力。

除了频率抖动衰减时钟芯片外，Silicon Labs广泛的混合信号时钟芯片还包括可编程XO/VCXO、CMOS硅晶振荡器、高性能时钟发生器、低抖动时钟倍频器、缓冲和物理层时钟组件等。Si5317抖动衰减器可和其中许多时钟组件结合，提供完整的超低抖动时钟解决方案。Si5317的搭配时钟芯片包括Si500硅晶振荡器、低于710MHz的Si5338/34的差动时钟发生器、低于200 MHz的Si5355/56 CMOS时钟发生器，以及Si5330低抖动频率缓冲器。Si5317可与以上提及的任一一款时钟芯片相配合，以提供两个超低抖动输出时钟。

价格和供货

Si5317抖动衰减器现已开始提供样品并已量产。一万颗采购数量时，单价为6美元起。Silicon Labs并提供评估Si5317抖动衰减器的高性能用户平台，Si5317-EVB评估板现已供货，售价125美元。