赛灵思推出最新版ISE® 13.2设计套件
利用 PlanAhead 工具提高工作效率
屡获殊荣的 ISE 设计套件可为设计人员提供所需的工具，并帮助他们促进全球设计团队协同设计，快速获得关键设计考虑事项的反馈，掌握 XPower 评估工具实现低功耗优化的最佳实践方法，通过智能时钟门控技术降低动态功耗。所有这些都能通过 PlanAhead 工具实现。
PlanAhead 工具已由业界一流的 I/O 引脚规划器和布局规划器演进为一种可加速投产的综合开发环境，其独特的前端到后端综合环境，可对 RTL 开发、IP 集成、验证、综合、布局布线等每个设计阶段进行设计分析。最终实现功耗、资源利用和性能的快速整合，并减少耗时的设计迭代次数。
赛灵思软件和工具高级市场营销总监 Tom Feist 表示：“PlanAhead 的一大优势在于将创新设计、分析、规划和实现紧密结合在一起，显著提高了设计效率。就传统 FPGA 流程而言，有关关键设计参数的反馈只有在设计流程末期才能获得。而赛灵思将继续高度关注综合和布局布线的运行时间问题，同时我们也认识到减少设计迭代次数同样是加速开发进程的关键所在。确保每次运行时序一致性的预先设计分析和设计保存流程对于我们新型 7 系列器件的客户来说至关重要。”
PlanAhead 工具的增强功能包括新型时钟域互动报告、提示信息语言的本地化以及针对 7 系列倒装片 BGA (FFG) 封装的同步转换输出 (SSO) 支持。升级后的 XPower (XPE) 评估工具使设计人员能够高度准确地预测功耗，赛灵思与TSMC合作开发的高介电层金属闸(HKMG) 高性能低功耗工艺技术与全系列产品所采用的统一 FPGA 架构相结合，实现了同类最低的FPGA功耗，满足典型的设计需求。
即插即用 IP 计划持续向前发展
为进一步推进赛灵思的即插即用 IP 计划，ISE 13.2 设计套件在 CORE Generator? 系统中提供了 AXI(Advance eXtensible Interface) 互联支持，以构建性能更高的点对点架构。设计团队如果构建了自己的符合 AXI 协议的 IP ，那么就能利用可选的 AXI BFM（总线功能模型）验证 IP 来仿真 AXI 互联协议，从而可轻松确保所有接口事件处理都能正确运行（参见《用户指南：AXI 总线功能模型v1.1》）。AXI BFM 目前在 ISim 以及 Cadence、Mentor 和 Synopsys 等仿真器中可用。用户现在还能在面向 Virtex-6和 Spartan-6 FPGA 的设计中通过嵌入式开发套件来访问 AXI_PCIe 核。此外，嵌入式开发套件中的 ChipScope? AXIMonitor 核还能监控 AXI3 接口，并提供可选的 AXI 协议检查器。AXI 协议检查器围绕 ARM SystemVerilog Assertions（SVA）而设计，可支持 39 个 Ready/Valid 握手协议检查。如需了解有关赛灵思采用 AXI 的更多信息，请参阅白皮书：AXI4 互联为即插即用 IP 的发展铺平了道路。
第四代部分重配置功能
PlanAhead 现在还向 Kintex-7 和 Virtex-7 系列提供部分重配置支持。部分重配置功能不仅能动态修改逻辑模块，同时还可确保其余逻辑的运行不受干扰。这就意味着设计人员能用 Virtex-7或 Kintex-7 器件来构建在运行的同时可执行功能置换和远程更新的灵活的系统。部分重配置功能还能让设计人员充分利用时分复用技术来实现器件的小型化或减少器件的使用数量，从而显著缩减板级空间并实现比特流存储的最小化，进而降低成本和减小设计尺寸。器件的小型化及使用数量的减少还有助于降低系统功耗，同时，置换出高功耗的任务还能最大程度地降低 FPGA 的动态功耗。将于今年晚些时候推出的最新版 ISE 设计套件将支持 Artix-7 系列，届时赛灵思将首次实现在同代产品中为所有 FPGA 系列提供部分重配置功能。