3D IC技术蓄势待发 可量产化仍需时间

       IC/SoC业者与封测业者合作，从系统级封装(System In Package；SIP)迈向成熟阶段的2.5D IC过渡性技术，以及尚待克服量产技术门槛的3D IC立体叠合技术；藉矽穿孔(TSV)、中介板(Interposer)等关键技术／封装零组件的协助下，在有限面积内进行最大程度的晶片叠加与整合，进一步缩减SoC晶片面积／封装体积并提升晶片沟通效率...


摩尔定律渐趋瓶颈  IC封装朝立体天际线发展

       过去40年来，摩尔定律(Moore’s Law)「每18个月电晶体数量／效能增加一倍，同时成本维持不变」的准则，使半导体产业快速走向规模经济与蓬勃发展，创造出许多资通讯产品(PC/DT/NB/SmartPhone/Tablet)，从外型、样貌到应用的改变。但除了借助能缩减线路宽度、间距但成本高昂的先进奈米制程技术之外，IC设计业者、晶圆厂与封装业者也积极开发各种封装技术，在不缩减线距的奈米制程技术之下，在有限面积内进行最大程度的晶片叠加与整合，同时缩减SoC晶片封装体积与线路传导长度，进而提升晶片传输效率。

          
                      TSV矽穿孔技术打通3D矽晶堆叠天地线

   
       TSV矽穿孔与Interposer中介板用于裸晶对裸晶、裸晶对中介板、中介板与PCB板的连接。YOLE从过去DIP、QFP、LCC、PGA、TSOP、WB BGA封装，2000年起从朝向原始晶片尺寸化的封装，如低价QFN、WL CSP(Wafer Level Chip Scale Package)、FC BGA/CSP、SIP，到2010年以后更进一步朝向模组密集化、裸晶密集化，甚至3D立体化堆叠的技术，如2.5D Interposer、3D WLP、PoP(Package on Package)/PiP(Package in Package)以及3D IC技术等。


       就目前发展蓝图，预估到2015年，全域WTW(Wafer to Wafer)、DTD(Die to Die)与DTD 3D推叠等TSV技术，可作到最小孔径2~4μm，穿凿层数2~4层，穿凿深度20~50μm；中阶层WTW/DTD/DTD 3D部份更可做到最小孔径0.8~1.5μm，穿凿层数8~16层(DRAM)，穿凿深度6~10μm。

       到目前为止，运用到TSV矽穿孔技术的晶片／应用产品，有结合光学镜头与CMOS影像处理晶片的影像感测器(CMOS Image Sensor；CIS)、整合微机电技术(MEMS)的感测器晶片，以及前述NAND、DRAM等晶片产品。未来将进一步应用到功率放大器(PA)、异质性整合3D IC晶片(Heterogeneous 3D IC)、LED磊晶整合照明晶片，以及光电转换／收发晶片等应用。据Yole研究报告指出，使用TSV封装的3DIC晶片或3D-WLCSP元件平台，其产值将从2011年27亿美元快速成长到2017年的400亿美元。


中介板(Interposer)
       
       目前FC-BGA使用的封装底板，是微米制程时代(μm)的连通标准，上层为40~250μm的C4 Bump连接凸块，下层BGA锡球直径为0.4~0.8mm。当进入奈米制程时代(nm)，尤其是线路宽度微缩至12~28nm时，为了缩减晶片面积／封装体积，裸晶以原晶片尺寸(Chip Scale)方式加以薄型化，底下仅留5~45μm的微凸块(Microbumps)；往下连接到一个由耐热薄型玻璃或矽基材质制造的中介板(interposer)，再往下连接到40~250μm的C4 Bump凸块。

       这种加入中介板的四层连接材料的设计，使得裸晶面积大幅缩小，提升CMOS制程的晶圆良率，裸晶的对外拉线讯号密度可以提升10倍，晶片效能、功耗与封装成本得以改善。因此也广为跨入28nm制程以下3D IC、2.5D IC堆叠技术所采用。当接下来的异质性整合3D IC(Heterogeneous)时，不同功耗／散热属性的各种裸晶之间，也可能透过中介板来相互连接，加以区隔各种工作温度同时维持整体运作的稳定性。


3D IC技术蓄势待发

       台积电(TSMC)曾在SEMATECH 2011论坛中，提出人类大脑与当前密集度最高的机体电路的比较。以NVIDIA GF100图形处理器晶片为例，它是单纯2D区块化设计，30亿个电晶体数量，功耗达200W(40nm制程)。推估人类大脑有1,000亿个脑细胞单元，折算起来约1兆个电晶体，且脑神经元网路显然是3D立体堆叠连接，但大脑的功耗仅20W，如果期望未来的人工智慧晶片要能追上人类大脑，差不多运算密集度要增加300倍，且功耗要缩减为1/10，推估至少得用到2nm制程，也就是从目前台积电28nm制程算起再进化7~8代制程(或18~20年)，未来平行化处理、低功耗绿色环保制程与3D IC矽晶叠合技术成为必然趋势。

       3D IC是将原裸晶尺寸的处理器晶片、可程式化逻辑闸(FPGA)晶片、记忆体晶片、射频晶片(RF)或光电晶片，打薄之后直接叠合，并透过TSV钻孔连接。就像一层楼的平房往上叠了好几层成为大楼，从中架设电梯使每个楼层相互连通一样。2006年4月韩国三星(Samsung)发表宣布将8个2Gb NAND矽晶圆堆叠，以TSV连接的快闪记忆体晶片，厚度仅560μm。2007年4月三星进一步发表以4颗512Mb裸晶堆叠的DRAM，2010年量产8Gb DDR3，以及后续32Gb DDR3的计划。

       由于3D IC可改善记忆体、逻辑晶片甚至异质性晶片的性能与可靠度，减低成本与缩小产品尺寸，根据TechNavio预测，预估2012至2016年全球3D IC市场的年复合成长率为19.7%，成长贡献主要来自手机、平板电脑等行动运算装置的记忆体需求。目前包含台积电(TSMC)、日月光(ASE)、意法(ST)、三星(Samsung)、美光(Micron)、格罗方德(GlobalFooundries)、IBM、英特尔(Intel)等多家公司皆已陆续投入3D IC的研发与生产。


建立3D IC+TSV产业链与技术可量产化仍需时间

       国际半导体协会(SEMATECH)持续进行3D TSV计划，邀集格罗方德(Global Foudries)、惠普(HP)、IBM、英特尔(Intel)、三星(Samsung)、高通(Qualcomm)、台积电(TSMC)、联电(UMC)、Hynix、Atotech、NEXX、FRMC、CNSE等业界／学界合作，建构规格明确的3D产业链生态。三星以率先导入同质性3D IC堆叠的桌上型堆叠式Wide I/O DRAM晶片(10~150W, 64GB/s)，与笔记型Wide I/O DRAM晶片(2~20W, 12.8GB/s)。高通(Qualcomm)、博通(BroadComm)等IC设计业者也已导入3D TSV技术，来设计下一代更高密集度的IC。
       
       日月光集团(ASE)指出，3D IC仍面临到像设计复杂、EDA工具欠缺、异质矽电路整合、系统的设计流程、TSV电气特性、系统验证、热功率与静电防护等挑战。目前除了Si2、JEDEC、SEMI、Sematech、GSA等组织制定3D IC相关产业规范以外，ASE采用SEMI规范平台的3DS-IC标准，并与Design House、Foundry积极合作，完成Die to Die、Die to SiP叠合互连规范，以及3D堆叠与计量与封装信赖度确认，在Foundry、Memory house与封测厂之间，3D载板、夹具、握持程序，以及TSV晶圆、记忆体堆叠方式制定相关规范，参与既有业界解决方案如JEDEC JC-11 Wide I/O立体记忆晶片介面规范与3D QA与计量规范。

       目前3D IC的整合应用，仍属于相同制程、同质性晶片(Homogenuous)整合，像是都是DRAM、NAND Flash裸晶，或多核心微处理器。IEK预期今年(2013)起采同质堆叠的DRAM、NAND Flash等3D IC可望开始进入量产。至于要针对逻辑晶片(Logic)、记忆体晶片(DRAM)、射频IC(RF)、功率放大器(PA)、光电转换晶片等异质性整合，则因为功耗、封装材料系数等技术问题的限制尚待克服，异质性整合的3D IC是否能在2014年结束前导入量产，仍有待观察。