半导体材料整体像5nm制程迈进

　　随着晶体管向10nm、7nm甚至更小尺寸的发展，半导体行业面临着真正的材料选择困扰。基板、沟道、栅和接触材料都迫切需要评估。

　　“在14nm,10nm工艺时代，器件架构是确定的。”Intermolecular有限公司半导体部门高级副总裁兼总经理Raj Jammy表示，“大多数情况下采用FinFET架构，当然也有其它选项，如完全耗尽型绝缘硅(SOI)。”

　　对于10nm和7nm来说，Jammy认为高K值金属栅将占主导地位，但真正的挑战将是沟道本身。在10nm节点，锗(Ge)很可能成为沟道材料之一。“但当你加入锗时，会有一连串的问题出现。”Jammy指出。

　　他认为迫切需要解决的问题包括：

　　1) 需要哪种栅叠层与锗一起使用?

　　2) 锗的接触方案是什么?

　　3) 半导体业将如何在相同裸片上混合并匹配锗与硅沟道?

　　4) 半导体业将如何处理用于混合/匹配方案的工艺?

　　意识到半导体行业正面临着许多变化(例如HVM EUVL，450mm晶圆，3D架构，新的封装技术等)，Jammy认为整个行业通过精诚合作开展更具竞争力的研发非常重要，希望通过竞争前的合作研发最大程度地降低开发成本。

　　然 而这不只是工艺和器件开发的问题。即将在2014年美西半导体设备暨材料展(Semicon West)上发表演讲的Jammy指出，物联网(IoT)催生了一整套新的应用，这些应用要求分布广泛的设备彼此间相互通信，进而产生和管理大数据，同时 还要满足低功耗和高性能要求。

　　“这句话的真实意思是，为了半导体行业的健康发展，我们必须走到一起，提出极具成本效益的方法来开发下一代技术。根本没有其它方法能够让整个行业更高效地向前发展。”他还为尽可能标准化提出了充分的理由，以确保使用最少的行业资源。

　　对 于IMEC公司负责工艺技术的高级副总裁An Steegen来说，半导体业界发展蓝图总是在芯片功耗、性能、面积和成本之间寻求一种平衡。“当我们向10nm及以下发展时，为了能够在降低功耗的条件 下获得所要的性能，你需要调整Vdd。”同样要在Semicon West的“Getting to 5nm Devices”小组会上发表演讲的Steegen表示。

　　她解释说，在20nm/14nm工艺时代，引入的完全耗尽型器件改进了器件的静电性能，因此支持Vdd的调整。为了进一步使器件向10nm/7nm工艺时代发展，Steengen认为必须同时提高器件的静电特性和性能。静电的改进可以引入全环栅(GAA)器件实现。

　　“使用异质沟道器件(如非硅沟道)是提高性能的一种技术。”Steengen解释，“采用这种方案后，可以用更高迁移率材料替代沟道中的硅，比如锗或铟砷化镓，见图1。”

图1：第一种III-V FinFET器件的TEM以单片形式集成在300mm硅晶圆上

　　IMEC最近在III-V FinFET(NFET)方面取得一些关键性的突破。“锗也一直在用。”Steegen表示，“在向10nm或7nm发展的过程中，纯锗PFET无疑是极有价值的候选材料。”

图2：III-V晶体管的性能

　　5nm时的材料怎么样?

　　要想说清楚7nm和5nm之间会发生什么事情有点难度，但Sematech公司原子级可制造性计划经理Chris Hobbs相信，5nm节点也许是III-V沟道材料的合适切入点。

　　虽 然低温处理对于10nm和7nm的晶体管来说非常重要，但Hobbe认为在使用III-V材料时尤其重要。III-V材料还带来了另外一个问题：处理由于 在工艺流程中使用砷而产生的费水流。Sematech公司有一个专门用来解决这个问题的项目。开发新的内嵌计量工艺则是另外一个代工厂基础设施课题。

　　Steengen强调，为了应对计量工具的新功能以及新的材料表征方法，半导体联盟有许多合作性工作要做。

　　“当你开始观察3D结构并开始插入新的材料、使得流程具有可制造性之时，你需要计量。”Steegen表示。IMEC也在与供应商一起评估外延材料的缺陷检测，以及针对EUV的覆盖和CD计量。

　　Semicon West 2014上的另外一位演讲人、纳米科学与工程学院(SUNY CNSE)纳米工程专业助理教授Christopher Borst指出，由于在10nm及以下工艺缺少一致意见，业界存在多方向的努力去发现和开发新的沟道材料。

　　“在纳米科学与工程学院的300mm开发线中，已经有多种替代性的器件架构正在开发。”Borst透露，“已经在300mm晶圆上开发出硅纳米线器件，并针对辐射严重的应用进行了评估。”

　　Borst表示，这种架构具有提供接近理想的亚阈值特性和优异的沟道控制的潜力，并且可以用现有的300mm硅工具套件进行集成。“难点在于设计限制、栅极均匀性以及经过工艺流程时纳米线的结构稳定性。”

　　在开发硅纳米线的同时，纳米科学与工程学院研究人员还专注于硅以外材料的研发，并且正在与工业和研究合作协会开展合作。“我们正在评估用作下一代器件中的沟道材料的III-V层。”Borst透露。

　　“我们正致力于为符合环境方针的III-V栅叠层、接触以及源-漏工程技术开发相应的模块，同时达成亚10nm器件性能目标。”另外，该研究机构正在改善薄膜缺陷，同时开发能够采用III-V沟道的集成化工艺解决方案。

　　纳米科学与工程学院还在研发硅器件的替代品，比如采用石墨烯或另外的2D单层材料的器件。“目前石墨烯是用于下一代器件架构的前沿突破性解决方案。”Borst表示。

　　“我们正在研究这些层的生长、器件设计和集成化模块开发，以及后续向主流工艺中的引进。”据他透露，该研究机构在石墨烯的生长以及转移到300mm晶圆基板上实现清洁、可重复的处理方面已经取得了成功。

　　没有挑战或障碍的话微缩将失去乐趣

　　在微缩路径的研发障碍问题上，Jammy谈到了逻辑和内存的微缩。Jammy表示，“随着我们从14nm向10nm、7nm、5nm的发展，内存空间、特别是NAND驱动的内存空间也在快速进步。”

　　“与逻辑一样，内存的进展也非常巨大，而面临的问题和障碍也非常相似。”Jammy认为向3D器件架构的发展对逻辑和内存来说都是最大的驱动因素之一，而且新材料呼之欲出。图3显示了将III-V材料从实验室带到代工厂所需的关键工艺模块总结。

图3：III-V材料从实验室到代工厂

　　基础设施和工具也是挑战，特别是因为半导体行业目前的基础设施和工具都是针对2D制造准备的。

　　“我们已经转向位成本可扩展(BiCS)的内存，或垂直型NAND内存。与此同时我们也启动了FinFET架构。”Jammy表示。他认为，半导体行业还没能全面回答当前工具是否能够满足3D设计、制造和计量的需要，或者只是利用现有工具过渡到3D。

　　“例如，我们没有必要开发简单的解决方案用于测量FinFET结构侧边的薄膜厚度，或叠层式NAND内存器件的深孔。如果NAND BiCS内存中的第6个器件与其它器件有所不同，我们总是能以纠错的方式把它找出来，但我们不知道如何从开发阶段之初就避免这个问题。”

　　他进一步指出，对这些问题的回答可能导致完全不同的制造方法。“我们要防止这类工艺缺陷吗?或者我们只需依靠冗余设计、并在最终测试中把它剔除出去?”

　　Jammy坚持认为这些是半导体行业需要询问和回答的问题，因为这个行业正在向高密度的3D器件架构发展，迫切需要极具成本效益的解决方案。

　　对于Hobbs来说，需要克服的一个重要微缩挑战是找到一种栅叠层材料，这种材料能够同时在不同材料上工作。“系统级芯片设计使用种类广泛的器件构建电路，而高迁移性沟道也许只用这些器件类型中的一个子集就能实现。”Hobbs表示。

　　寻找这种材料是很有吸引力的，因为标准/通用栅叠层材料可以减少工艺流程中的步骤数量，并减少生产线中的工具数量。诚然，Hobbs相信确定工艺的通用化方法就目前这个时间节点而言还不成熟。

　　在接触材料上，Hobbs引用了SEMATECH最近在镍的使用方面开展的工作。“这是一种好的接触材料，可与硅、硅化锗、锗和III-V沟道材料一起使用。”Hobbs指出，“如果你在考虑新的沟道材料和第一个切入点，PMOS和NMOS器件也许没有相同的沟道材料。”

　　选 择过程是在集成简易性和为每个器件选择最佳沟道材料的灵活性之间的折衷，Hobbs表示。锗沟道对PMOS来说有吸引力，可能早于III-V材料引入。然 而对NMOS器件来说，III-V沟道更具吸引力。单种III-V沟道材料可能被NMOS和PMOS同时使用，只是在器件性能方面有所折衷。

　　随着半导体行业向下一个节点的过渡，除了复杂性变得更高以外，比如需要调查更多的材料和架构选项，开发新的工艺步骤，Steegen发现还有另外一个问题会出现。“合并，不仅在代工层次，而且在供应商层次，已经达到顶点，很少有公司愿意迎接更大的挑战。”

　　Steegen表示，“代工厂和设备供应商需要在工艺开发早期就一起工作，并且需要进一步协调他们的开发。”

　　Steegen相信更强更早的交互可以“去风险”，并优化开发的投资回报。因此，需要研发平台支持这种更紧密的交互——这种平台能让设备供应商比以往更早且更深入地涉足工艺步骤开发。

　　据她预计，IMEC与开发原始工艺步骤的设备供应商之间的战略关系、以及与联盟的代工伙伴之间的关系将继续向前发展。

　　其它微缩路径

　　5nm及以后的工艺节点将如何发展目前还不清楚，但Jammy有一个实用方法。“如果你将标准的经济驱动方法施加于那个节点的微缩，我们发现第一件事是微缩的目标是在芯片上增加更多的功能。”Jammy告诉SEMI。

　　因此不管功能是通过尺寸缩小还是其它形式缩小实现的，仍然是属于缩小的成果。很长时间以来，ITRS和其它人都建议功能性缩放可以源自增加更多模拟、射频和其它“超出摩尔定律”的元件，或采用3D/2.5D系统级封装方法。

　　为了提高器件密度和功能，同时继续降低功耗，要求半导体行业考虑如何在新技术中发挥与3D器件架构有关的优势—见图4。

图4：逻辑器件的发展路线图

　　“在5nm节点，我们也许会有纳米线器件，而在这之后，也许我们只需采用类似目前内存技术那样将这些器件堆叠起来。”

　　基于这个思路，半导体行业可以开始考虑新的器件微缩方法、电路级功能和计算方法。Jammy表示，“举例来说，我们必须用2D架构构建SRAM单元吗?或者说我们可以先在垂直的纳米线上进行搭建、然后指出如何连线不同层吗?”

　　他相信这些问题的回答将引领半导体行业向5nm和更小尺寸发展。否则，缩放也许是一个非常缓慢、收益递减的痛苦过程。

　　在 7nm以后，由于栅极和接触部分之间没有了空间，Steegen认为逻辑方面可以采用多个不同的路径。“你能够以某种方法实现所有垂直器件(即垂直纳米 线)或叠层器件”，她表示，“当你开始在彼此之上堆叠器件时，这将是一个极具突破性的趋势—对设计来说是突破性的，当然，你的整个集成和工艺流程也会发生 改变。”

　　目前正在对用于7nm以后的高迁移率传导材料(如石墨烯)、或具有更高迁移性能的2D材料进行评估。Steegen认为主要问题是与CMOS的兼容性。

　　“例如对于双层石墨烯来说，如何才能将它插入CMOS工艺流程来生成PFET和NFET，以及如何设计带隙。”她指出。

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