台积电联电比拼芯片制造技术 抢滩65nm工艺

     (华强电子世界网讯) 对于联电CEO胡国强称公司在0.13微米制造工艺上落后，但在0.09微米以下制造工艺上可望赶上竞争对手，甚至超前的说法，台积电方面在4月27日表示，它向超过400家IC设计公司介绍其最先进的Nexsys 0.065微米(65纳米)制造工艺，它还将于今年12月底采用这一工艺为客户制造芯片。
    
    　　胡国强表示，联电目前0.09微米制造工艺已有超过50个产品正式试产，其中有超过1/3的产品开始量产，包括RF及Digital技术的单芯片产品。此外，公司2004年采用0.09微米工艺共产出3.1万片8英寸约当晶圆，预计2005年这一数字将大幅增长，初步估计今年第二季度0.09微米工艺对联电的业绩贡献度即可拉到10%以上。
    
    　　胡国强称，展望未来，联电在拥有每月4万片12英寸晶圆产能的竞争优势下，2005年也将加速推进0.06(60纳米)及0.045(45纳米)工艺的量产进度，为实现这一目标，公司2005年资本支出金额将达10亿～15亿美元。
    
    　　对于联电的计划，台积电立即予以回应，台积电方面在4月27日举行的一个产业研讨会上表示，它在0.09微米以下制造工艺也是屡有突破，它最新推出的0.065微米工艺能让1个芯片中集成的逻辑闸(logic gates)数目比0.09微米工艺的水平多出1倍多，采用这种工艺可在1个12英寸晶圆上集成超过7500亿颗晶体管，这足以为客户提供最具竞争力的成本优势。
    
    　　此外，台积电的0.065微米工艺能让晶体管速度加快50%，让其待机能耗(Standby Power)减少20%，这些优势都让它在芯片制造工艺上大大领先于其它晶圆代工厂商。台积电表示，继2004年4月成功使用0.065微米工艺制造静态随机存取存储器(SRAM)并通过功能验证后，2005年将有包含Altera在内的更多客户在下半年借用它的0.065微米工艺和生产线制造芯片。
    
    

欢迎投稿和提供新闻线索，欢迎您的建议或批评。
     电话:0755-83687741 E-mail:hfq2001@hqew.com