DDR FCRAM改进DDR SDRAM设计性能
(华强电子世界网讯) 同步DRAM技术的改型产品-双数据数率快周期环随机存取存储器(DDR FCRAM)本主要集中用于网络市场领域。但由于其性能高，还适合用于诸如图形、游戏和高端机顶盒等应用领域。
DDR FCRAM架构创造性地把DRAM型器件的密度优势与高速SRAM相对应的随机周期时间性能结合在一起。作为一种由三家主要存储器制造商支持的多源技术，DDR FCRAM具有快速的随机周期时间和快速的随机存取时间，结合通用DDR接口的使用，它构建出一个具有成本效益性的高带宽解决方案。
DDR FCRAM的改进性架构对通用DDR SDRAM内核及其周边逻辑都作了修改。这此改动包括：
●将内核分段成更小的内存子阵列，以降低功耗；
●以更快的存取时间和周边逻辑实施一种三段式行流水线操作，完成三个指令的同时执行。
采用隐式预充电(hidden precharge)技术进一步减小随机周期时间(tRC)。三段行流水线操作包括地址译码器、存储器阵列和I/O缓存功能(见图1)。为说明这种流水线架构的原理，我们来考虑一种'读'操作：在通用DRAM包括DDR SDRAM技术中，首先提供的是存储器位置，而后将数据读入I/O缓存器。因此，通用DDR SDRAM在当前的"读数据"输出操作完成前是不能启动下一个地址来执行的。
相反，DDR FCRAM在现行地址一旦锁存到译码器后便可接纳新地址。而且在第一个地址的数据由存储器阵列移送到I/O缓存器后还可以指定第三个地址。DDR FCRAM的这种流水线架构使之可理想地用于要求短的随机周期时间和多组(multibank)存取操作如包缓冲等的连网应用中。
存在的共性：尽管DDR FCRAM的重新设计的核概念较DDR SDRAM在性能上有明显改进，但两者还是存在共性。这一特点使设计师变更设计毫不费力。对于DDR FCRAM和DDR SDRAM来说，以下属性是共通的：
●66针脚TSOP封装
●DDR同步定时
●数据择通信号(DQS)同步定时
●四组结构
● 8及 16 I/O结构
●256Mb密度
●突发长度为2和4
●SSTL-2 2.5V I/O
如前所述，修改后的DDR FCRAM架构可提供更快速的随机周期时间。DDR FCRAM的等待时间更短，可同时操作多达3个指令。图2对这一概念进行了说明。该时序图反映出通用DDR SDRAM与DDR FCRAM的不同。还示出了DDR FCRAM由于其指令集对行地址选通(RAS)和列地址选通(CAS)进行了整合，因此其初始等待时间(tRCD)更少。DDR FCRAM除了做到等待时间最小化外，还工作于200MHz时钟速率下，可满足高端连网应用的速度要求。
图2 对于256Mb DDR SDRAM(133MHz)来说，一个突发长度为4的单组读操作，其初始等待时间(tRCD)为2个时钟周期，随机周期时间(tRC)为7个时钟周期(a)；而256Mb DDR FCRAM(200MHz)，突发长度为4的单组读操作，初始等待时间则降到1个时钟周期，tRC改进为5个时钟周期(b)。
与DDR SDRAM不同，DDR FCRAM不支持页模式操作。相反，它自动关闭行操作并对组进行预充电。该器件的随机周期时间还大为缩短(相对于DDR SDRAM的60ns，它仅为25ns)。
另外，DDR FCRAM可完好地工作于组交插模式。DDR FCRAM高达80%的总线利用率远高于其它DDR DRAM技术。这种高的总线利用率使之很适合作为昂贵的高速SRAM技术的替代产品。
控制器考虑：图3a和图3b分别示出了DDR SDRAM、DDR FCRAM的存储器控制器对DRAM，微处理器对存储器控制器的接口情况。DDR控制器可容易地设计成DDR SDRAM和DDR FCRAM两种器件都适合。RAS、CAS和WE针脚用一个功能脚FN及两个附加地址脚A13、A14代替。
图3 这两种时钟图对DDR SDRAM(a)和DDR FCRAM(b)的存储器控制器对DRAM以及微处理器对存储控制器的接口情况进行了描述。DDR存储器控制器可容易地设计成DDR SDRAM和DDR FCRAM都适合。
由DDR SDRAM及DDR FCRAM指令集功能真值表对比来看，后者更为简捷(见表)。标准DDR DSRAM对指令和地址使用不同的信号：激活指令首先发出，行地址输入在同一时钟边沿动作。之后为读/写指令和列地址。在经过一个特定的CAS等待时间后，读或写指令执行。
而从另一方面来讲，FCRAM只有两个指令：首先，判断是读还是写操作(由FN的状态决定读或写)，并相应发出RDA或WRA指令；然后，执行下层地址锁存(LAL)指令。RDA和WRA指定行、列、上层地址(A0-A14)和组地址，同时LAL通过锁存下层地址(A0-A7)完成读或写操作。这种宽范围的寻址(行/列地址数不对称)使得FCRAM可获得更快的随机存取和周期时间。注意，以上比较是基于256Mb( 16)DRAM器件作出的。
与地址有关的其它设计考虑还有：
信令：为充分发挥FCRAM的优势，要求高速总线必须能够对地址实行流水线操作。由于第二个地址可以在第一个请求数据产生前向FCRAM发送，因此必须实现地址的流水线操作。而DDR SDRAM则不要求这样做。
对于ASIC嵌入式CPU及控制器的设计，ECC、判别器、DMAC、存储器控制器(FCRAM和SRAM)，以及外部总线接口模块等在设计时，必须仔细考虑以下高性能存储器控制器设计应遵循的主要原则：
●在一个时钟周期之内激活存储器。
●时钟周期结束前释放高速总线，以免总线占用时间又多一个周期。
●按总线主控器，用判别器对总线进行分段使用并按优先级进行选择。
●使用突发递增、递减和保持功能。
●使外部负载保持最小(很少有FCRAM紧邻ASIC放置)。
接口和端接：DDR SDRAM和DDR FCRAM的接口规范为短截线串联端接逻辑(SSTL_2：Stub Series Terminater Logic)、JEDEC标准JESD8-9。
SSTL_2可提供充分的输出电流驱动来实施至关重要的高速信令的并联端接模式。它还可以对总线传输线进行恰当地端接，降低信号反射。这一特性将改善稳定保持时间(settling)，降低EMI辐射并可实现更高的时钟速率。对VTT使用最小的端接阻抗并要满足该标准对最小输出电压和电流的要求。
为求得DDR FCRAM的使用达到最佳性能，强烈建议采用单一电阻器端接模式。这样做的好处有成本更低、信号路由更简捷、反射降低和信号带宽及稳定保持时间都改善等。
DDR FCRAM支持四个可编程SSTL_2驱动电流强度级，它们是4mA(最弱)，8mA(缺省)，12mA(强)和16mA(最强)。它们的选择由内部的用户可编程寄存器设置来完成。这一特性可使设计师预设驱动电流强度来满足其系统和PC板的整体需求。
在轻型负载系统即较少存储器的系统中，存储器在物理上与控制器相邻，可选择最弱级驱动类型来限定驱动器的抖摆率，使信号完整性及辐射发射都得到改善。较高的驱动电流更适合于具有较多存储器件和更高容量的重型负载系统。
DQS端接：DQS线的端接应使用分立电阻器端接于VDDQ和VSS。这样做可使由数据线的改变造成的VTT上的噪声不对DQS产生影响。这些线路必须使用分立电阻器进行端接。这样做可使端接的调整独立于任何其它信号。
双向线端接：数据和DQS线是双向的。为在各接收器处都能获得来自相应发送器的同一电平，需要给该线路的所有驱动器件都设一个串联电阻。因为每个短截线处都有一个串联电阻，所以这种信令标准称为串联短截线逻辑。对VTT的端接必须设在主干总线的两端。这类端接可使用电阻器组。
VTT和VREF：VTT源必须能够吸纳和源供电流。这就是说，不设分流器对电源进行电流衰弱，标准的开关电源是不能用的。由于每条数据线都以极低的阻抗连于VTT，因此要求电源必须十分稳定。
设计师不宜通过使用分路器将控制器路由到存储器件的方法来产生VREF。最佳方案是在每一器件处产生一个局部VREF。VREF必须使用分立电阻器来产生，避免使用电阻器组。
地址/控制线端接：地址和控制(DQS线所用除外)是单向的。这些线路只需要在控制器处设一个串联电阻。此外，这些线路以数据线的一半速率传输数据，使用较少的端接就能正常工作。这类端接可使用电阻器组。
频率对端接的关系：在较低的频率下， SSTL的完全端接是不需要的。对于点对点应用(每条数据线有一个控制器和一个存储器件)，串联电阻和VTT连接电阻在低于160MHz的频率下常常都是可以完全省略的。频率不足200MHz，只需要串联电阻器。这种端接的短少必须经受模拟和检测过程以确保充裕的设计边际。
几种其它模式已成功地用于点对点应用中。成功实施FCRAM并获得峰值性能的关键是模拟。
实际的驱动器电流强度和板的布局对这些端接模式的性能有重大影响。在点对点应用中，几种其它的模式已成功地得到了使用。成功地实施FCRAM并取得峰值性能的关键是模拟。
数据择通信号(DQS): 由于FCRAM是DDR型DRAM，因此它在时钟的上升沿和下降沿都有数据输出。在FCRAM中，地址和指令信号由时钟输入进行同步化，而数据针脚由DQS信号进行同步化。数据的输出在DQS的上升沿和下降沿都有发生。DQS与器件的时钟输入保持同相。
信号在由控制器到存储器以及由存储器到控制器的传送过程中，因数据线路、指令/地址线路的布线长度的不同和时钟的存在(见图4)，可能会出现行进时间上的滞后。这种滞后时间对接收器(存储器或控制器)正确获取数据造成困难。
由于FCRAM以两倍于外部时钟频率的速度进行数据输入/输出处理，因此，有效的数据窗口变得更窄。为消除这一障碍，器件(控制器和存储器都包括) 采取DQS信号输出。接收器接收DQS信号，使数据的获取得到保障。
DDR FCRAM架构创造性地把DRAM型器件的密度优势与高速SRAM相对应的随机周期时间性能结合在一起。作为一种由三家主要存储器制造商支持的多源技术，DDR FCRAM具有快速的随机周期时间和快速的随机存取时间，结合通用DDR接口的使用，它构建出一个具有成本效益性的高带宽解决方案。
DDR FCRAM与DDR SDRAM器件
DDR FCRAM的改进性架构对通用DDR SDRAM内核及其周边逻辑都作了修改。这此改动包括：
●将内核分段成更小的内存子阵列，以降低功耗；
●以更快的存取时间和周边逻辑实施一种三段式行流水线操作，完成三个指令的同时执行。
采用隐式预充电(hidden precharge)技术进一步减小随机周期时间(tRC)。三段行流水线操作包括地址译码器、存储器阵列和I/O缓存功能(见图1)。为说明这种流水线架构的原理，我们来考虑一种'读'操作：在通用DRAM包括DDR SDRAM技术中，首先提供的是存储器位置，而后将数据读入I/O缓存器。因此，通用DDR SDRAM在当前的"读数据"输出操作完成前是不能启动下一个地址来执行的。
相反，DDR FCRAM在现行地址一旦锁存到译码器后便可接纳新地址。而且在第一个地址的数据由存储器阵列移送到I/O缓存器后还可以指定第三个地址。DDR FCRAM的这种流水线架构使之可理想地用于要求短的随机周期时间和多组(multibank)存取操作如包缓冲等的连网应用中。
存在的共性：尽管DDR FCRAM的重新设计的核概念较DDR SDRAM在性能上有明显改进，但两者还是存在共性。这一特点使设计师变更设计毫不费力。对于DDR FCRAM和DDR SDRAM来说，以下属性是共通的：
●66针脚TSOP封装
●DDR同步定时
●数据择通信号(DQS)同步定时
●四组结构
● 8及 16 I/O结构
●256Mb密度
●突发长度为2和4
●SSTL-2 2.5V I/O
如前所述，修改后的DDR FCRAM架构可提供更快速的随机周期时间。DDR FCRAM的等待时间更短，可同时操作多达3个指令。图2对这一概念进行了说明。该时序图反映出通用DDR SDRAM与DDR FCRAM的不同。还示出了DDR FCRAM由于其指令集对行地址选通(RAS)和列地址选通(CAS)进行了整合，因此其初始等待时间(tRCD)更少。DDR FCRAM除了做到等待时间最小化外，还工作于200MHz时钟速率下，可满足高端连网应用的速度要求。
图2 对于256Mb DDR SDRAM(133MHz)来说，一个突发长度为4的单组读操作，其初始等待时间(tRCD)为2个时钟周期，随机周期时间(tRC)为7个时钟周期(a)；而256Mb DDR FCRAM(200MHz)，突发长度为4的单组读操作，初始等待时间则降到1个时钟周期，tRC改进为5个时钟周期(b)。
与DDR SDRAM不同，DDR FCRAM不支持页模式操作。相反，它自动关闭行操作并对组进行预充电。该器件的随机周期时间还大为缩短(相对于DDR SDRAM的60ns，它仅为25ns)。
另外，DDR FCRAM可完好地工作于组交插模式。DDR FCRAM高达80%的总线利用率远高于其它DDR DRAM技术。这种高的总线利用率使之很适合作为昂贵的高速SRAM技术的替代产品。
控制器的设计准则
控制器考虑：图3a和图3b分别示出了DDR SDRAM、DDR FCRAM的存储器控制器对DRAM，微处理器对存储器控制器的接口情况。DDR控制器可容易地设计成DDR SDRAM和DDR FCRAM两种器件都适合。RAS、CAS和WE针脚用一个功能脚FN及两个附加地址脚A13、A14代替。
图3 这两种时钟图对DDR SDRAM(a)和DDR FCRAM(b)的存储器控制器对DRAM以及微处理器对存储控制器的接口情况进行了描述。DDR存储器控制器可容易地设计成DDR SDRAM和DDR FCRAM都适合。
由DDR SDRAM及DDR FCRAM指令集功能真值表对比来看，后者更为简捷(见表)。标准DDR DSRAM对指令和地址使用不同的信号：激活指令首先发出，行地址输入在同一时钟边沿动作。之后为读/写指令和列地址。在经过一个特定的CAS等待时间后，读或写指令执行。
而从另一方面来讲，FCRAM只有两个指令：首先，判断是读还是写操作(由FN的状态决定读或写)，并相应发出RDA或WRA指令；然后，执行下层地址锁存(LAL)指令。RDA和WRA指定行、列、上层地址(A0-A14)和组地址，同时LAL通过锁存下层地址(A0-A7)完成读或写操作。这种宽范围的寻址(行/列地址数不对称)使得FCRAM可获得更快的随机存取和周期时间。注意，以上比较是基于256Mb( 16)DRAM器件作出的。
与地址有关的其它设计考虑还有：
信令：为充分发挥FCRAM的优势，要求高速总线必须能够对地址实行流水线操作。由于第二个地址可以在第一个请求数据产生前向FCRAM发送，因此必须实现地址的流水线操作。而DDR SDRAM则不要求这样做。
对于ASIC嵌入式CPU及控制器的设计，ECC、判别器、DMAC、存储器控制器(FCRAM和SRAM)，以及外部总线接口模块等在设计时，必须仔细考虑以下高性能存储器控制器设计应遵循的主要原则：
●在一个时钟周期之内激活存储器。
●时钟周期结束前释放高速总线，以免总线占用时间又多一个周期。
●按总线主控器，用判别器对总线进行分段使用并按优先级进行选择。
●使用突发递增、递减和保持功能。
●使外部负载保持最小(很少有FCRAM紧邻ASIC放置)。
接口和端接：DDR SDRAM和DDR FCRAM的接口规范为短截线串联端接逻辑(SSTL_2：Stub Series Terminater Logic)、JEDEC标准JESD8-9。
SSTL_2可提供充分的输出电流驱动来实施至关重要的高速信令的并联端接模式。它还可以对总线传输线进行恰当地端接，降低信号反射。这一特性将改善稳定保持时间(settling)，降低EMI辐射并可实现更高的时钟速率。对VTT使用最小的端接阻抗并要满足该标准对最小输出电压和电流的要求。
为求得DDR FCRAM的使用达到最佳性能，强烈建议采用单一电阻器端接模式。这样做的好处有成本更低、信号路由更简捷、反射降低和信号带宽及稳定保持时间都改善等。
DDR FCRAM支持四个可编程SSTL_2驱动电流强度级，它们是4mA(最弱)，8mA(缺省)，12mA(强)和16mA(最强)。它们的选择由内部的用户可编程寄存器设置来完成。这一特性可使设计师预设驱动电流强度来满足其系统和PC板的整体需求。
在轻型负载系统即较少存储器的系统中，存储器在物理上与控制器相邻，可选择最弱级驱动类型来限定驱动器的抖摆率，使信号完整性及辐射发射都得到改善。较高的驱动电流更适合于具有较多存储器件和更高容量的重型负载系统。
DQS端接：DQS线的端接应使用分立电阻器端接于VDDQ和VSS。这样做可使由数据线的改变造成的VTT上的噪声不对DQS产生影响。这些线路必须使用分立电阻器进行端接。这样做可使端接的调整独立于任何其它信号。
双向线端接：数据和DQS线是双向的。为在各接收器处都能获得来自相应发送器的同一电平，需要给该线路的所有驱动器件都设一个串联电阻。因为每个短截线处都有一个串联电阻，所以这种信令标准称为串联短截线逻辑。对VTT的端接必须设在主干总线的两端。这类端接可使用电阻器组。
VTT和VREF：VTT源必须能够吸纳和源供电流。这就是说，不设分流器对电源进行电流衰弱，标准的开关电源是不能用的。由于每条数据线都以极低的阻抗连于VTT，因此要求电源必须十分稳定。
设计师不宜通过使用分路器将控制器路由到存储器件的方法来产生VREF。最佳方案是在每一器件处产生一个局部VREF。VREF必须使用分立电阻器来产生，避免使用电阻器组。
地址/控制线端接：地址和控制(DQS线所用除外)是单向的。这些线路只需要在控制器处设一个串联电阻。此外，这些线路以数据线的一半速率传输数据，使用较少的端接就能正常工作。这类端接可使用电阻器组。
频率对端接的关系：在较低的频率下， SSTL的完全端接是不需要的。对于点对点应用(每条数据线有一个控制器和一个存储器件)，串联电阻和VTT连接电阻在低于160MHz的频率下常常都是可以完全省略的。频率不足200MHz，只需要串联电阻器。这种端接的短少必须经受模拟和检测过程以确保充裕的设计边际。
几种其它模式已成功地用于点对点应用中。成功实施FCRAM并获得峰值性能的关键是模拟。
实际的驱动器电流强度和板的布局对这些端接模式的性能有重大影响。在点对点应用中，几种其它的模式已成功地得到了使用。成功地实施FCRAM并取得峰值性能的关键是模拟。
数据择通信号(DQS): 由于FCRAM是DDR型DRAM，因此它在时钟的上升沿和下降沿都有数据输出。在FCRAM中，地址和指令信号由时钟输入进行同步化，而数据针脚由DQS信号进行同步化。数据的输出在DQS的上升沿和下降沿都有发生。DQS与器件的时钟输入保持同相。
信号在由控制器到存储器以及由存储器到控制器的传送过程中，因数据线路、指令/地址线路的布线长度的不同和时钟的存在(见图4)，可能会出现行进时间上的滞后。这种滞后时间对接收器(存储器或控制器)正确获取数据造成困难。
由于FCRAM以两倍于外部时钟频率的速度进行数据输入/输出处理，因此，有效的数据窗口变得更窄。为消除这一障碍，器件(控制器和存储器都包括) 采取DQS信号输出。接收器接收DQS信号，使数据的获取得到保障。
(编辑 林帆)