Cadence的新“锦囊”减少了采用功能验证方法学的风险和时间

    

集成了经过验证的方法学、IP和应用咨询服务，以解决无线和消费电子市场的设计与验证挑战

    
     【2007年8月27日，加州圣荷塞】全球电子设计创新的领导厂商Cadence设计系统公司(NASDAQ: CDNS)，今天发布了面向无线和消费电子系统级芯片（SoC）设计的业界最全面的商用的验证锦囊，帮助工程师们采用先进的验证技术，减少风险和应用难度，以满足上市时间要求。 Cadence® SoC功能验证锦囊提供了一种经过验证的端到端方法学，它从模块级验证延伸至芯片和系统级高级验证，并包含用于实现和管理的自动化方法学。该锦囊可提供完整的实例验证规划、事务级和时序精确的模型、设计和验证IP、脚本和库文件——它们都在无线领域的一些具有代表性的设计上得到了验证，并提供实用的技术咨询服务。
    
     “Cadence SoC功能验证‘锦囊\’正是我们进行当前功能丰富的SoC设计时所必需的，” Kairos Logic公司首席技术官Chang-Soo Kim表示，“在使用这个锦囊的过程中，通过它预先构建的验证环境、IP和工作实例，我们能看到它节约的大量时间。我们认为这个使用验证专家的交付机制，是通过完备的Incisive 从计划到完整的覆盖率驱动的方法学，从而确保风险降低的极好途径。”
    
     Cadence的这个新锦囊可以解决工程师在设计和验证SoC设计时面临的关键挑战：确保设计的全面验证、促进复用、管理当今SoC中典型的低功耗模式，确保依赖硬件而定的软件覆盖率，并在非常紧迫的上市时间期限内完成验证。
    
     “SoC设计的功能验证是我们在半导体和系统方面的合作伙伴目前面临的最困难和耗时的挑战之一，”ARM处理器部门执行副总裁兼总经理Graham Budd表示，“通过锦囊以及与ARM的合作，Cadence SoC功能验证‘锦囊\’可直接解决这些挑战，并帮助我们共同的客户更高效地将产品推向市场。”
    
     该锦囊中包含的适用性咨询服务，可以为执行模块、集成、全芯片和SoC的可预测和可重复性验证提供完整和交互式指导，并帮设计团队快速容易地采纳Cadence Incisive® 从计划到闭合方法学。
    
     SoC功能验证“锦囊”包括来自Cadence和第三方的设计和验证IP，包括ARM968E-S™处理器的一个精确的高速模型、包括互连和外设的AMBA® PrimeCell IP®、ARM® RealView® Development Suite调试器、来自ChipIdea的USB 2.0、及WiPro的 802.11。该锦囊包括三个主要的流程：架构、RTL模块到芯片、系统级。用户可以将整个锦囊实现为一个集成的流程，或单独选择流程。其中还包含13个workshop模块和40余个hands-on lab，工程师可以使用它们来不断地提高验证生产力。
    
     “由于当今的无线和消费芯片设计变得日趋复杂，设计团队正面临日益增长的压力，需要应用更高效的验证方法和技术，”Cadence验证部门执行副总裁兼总经理Moshe Gavrielov表示，“SoC功能验证锦囊提供了一种覆盖整个验证过程的解决方案，简化了设计和验证团队对先进验证方法的采用。”
    
     Cadence Incisive Plan-to-Closure Methodology在今年第四季度将支持Open Verification Methodology，OVM，OVM基于Cadence的Incisive Plan-to-Closure URM模块和Mentor的先进验证方法学模块。
    
     新的SoC功能验证“锦囊”将在定于9月10到12日在加州圣荷塞召开的CDNLive!硅谷技术大会上进行展示。关于大会的更多信息，敬请访问： 、
    
     Cadence“锦囊”
    
     Cadence“锦囊”能帮助IC设计师加速特定技术的产品开发，并解决模拟混合信号、芯片级封装(SiP)、覆盖率驱动的功能验证和射频集成电路(RFIC)等EDA技术领域的设计挑战。通过使用Cadence锦囊，客户可以将更多的设计资源集中在设计的差异化上面，而不是用于开发设计基础架构。