Cadence发布首款具备端到端并行处理流程的Encounter数字实现系统
全球电子设计创新领先企业Cadence设计系统公司，推出了Cadence Encounter 数字实现系统(Digital Implementation System)，它是一个可配置的数字实现平台，在整个设计流程中完全支持并行处理，提供了难以置信的可调整性。该系统还带来了一个新的超高效的 核存储架构，可提供单CPU操作的更高性能、更高容量的设计收敛。使用这个新系统，设计师们实现了设计时间、设计闭合的显著提高，以及先进数字和混合信号产品更快的上市时间。
除了改进的性能和容量，Encounter数字实现系统还提供了硅虚拟原型、die-size估算及RTL和物理综合的新技术，实现了对设计流程早期可预测性及性能优化方面的改进。另外，它还引入了多项新的、改进的实现与设计收敛技术，包括自动化布局综合、端到端multi-mode multi-corner优化、variation-tolerant和低功耗时钟树及时钟网综合、高容量布局和优化、32纳米布线和基于制造考量的优化、signoff-driven的实现以及flip chip设计等特性。
“Tilera公司的TILEPro64处理器包含64个通用目的核，每个核运行频率高达866兆赫兹，芯片总功耗在20瓦特以下，从而对时序和功耗提出了挑战性的要求，”Tilera公司IC工程部副总裁John F. Brown III表示，“Encounter数字实现系统将所有相关工具都集成在一个界面中，而该界面有强大的调试能力，数据共享也更容易。现在，我们能够在芯片开发过程的早期进行集中，达到更快的设计收敛，满足了网络、无线和数字多媒体应用方面紧迫的上市目标。”
使用Encounter数字实现系统，设计师能够从它统一和自动化的实现环境中，在高性能、高容量的设计收敛，低功耗、混合信号与先进节点设计，以及signoff分析等各方面获得超乎寻常的可预测性、可生产性、可调整性，以及灵活性。Encounter数字实现系统的可扩展性和集成性能够帮助设计师快速掌握技术，以及得到更快、更高质量的量产。
“智原科技作为SoC设计服务的领先厂商，一直致力于设计同时具有高性能和高功效的芯片，”智原科技设计开发部总监Kun-Cheng Wu表示，“Encounter数字实现系统的低功耗技术在提供低功耗实现流程方面超出了我们的预期。符合CPF的Cadence低功耗解决方案提供了一个完整的、从前端到后端解决方案，能够帮助我们在设计中大幅降低设计功耗。”
“在使用Cadence的实现环境来开发和实现具有挑战性的混合信号芯片设计方面，我们已获得了很大成功，” Forza Silicon首席技术官Daniel Van Blerkom博士表示，“我们的公司目标是超越客户要求的上市时间目标，Cadence已经帮助我们做到了这一点。综合使用Encounter 数字实现系统和Virtuoso定制IC设计平台，明显地提高了我们的设计效率。这使我们能在满足高要求的时间进度的同时，为客户提供高质量的混合信号电路和设计。”
Encounter数字实现系统的先进节点技术，包括光刻、CMP、热学和具有统计学考量的最佳化，使其成为对前沿的45纳米和32纳米设计独一无二的有效的解决方案，这些设计通常具有先进的设计规范，如1亿或更多的实例、1千个以上的宏、运算速度超1G赫兹、超低功耗预算，以及大量混合信号内容等。该系统提供了全面的、具有制造意识和变异意识的实现和端到端的多核基础架构，从而能实现快速、可预测的设计收敛。
“基于多项经过生产验证的核心技术的强大组合，新的Encounter数字实现系统开辟了数字IC设计生产能力的新纪元，”Cadence数字实现团队总监David Desharnais表示，“它引领着的多核CPU性能、容量、设计闭合的整合、低功耗、混合信号、先进节点设计特性和实时签收分析，这些对于减少客户的上市时间和风险非常必要。”
除了改进的性能和容量，Encounter数字实现系统还提供了硅虚拟原型、die-size估算及RTL和物理综合的新技术，实现了对设计流程早期可预测性及性能优化方面的改进。另外，它还引入了多项新的、改进的实现与设计收敛技术，包括自动化布局综合、端到端multi-mode multi-corner优化、variation-tolerant和低功耗时钟树及时钟网综合、高容量布局和优化、32纳米布线和基于制造考量的优化、signoff-driven的实现以及flip chip设计等特性。
“Tilera公司的TILEPro64处理器包含64个通用目的核，每个核运行频率高达866兆赫兹，芯片总功耗在20瓦特以下，从而对时序和功耗提出了挑战性的要求，”Tilera公司IC工程部副总裁John F. Brown III表示，“Encounter数字实现系统将所有相关工具都集成在一个界面中，而该界面有强大的调试能力，数据共享也更容易。现在，我们能够在芯片开发过程的早期进行集中，达到更快的设计收敛，满足了网络、无线和数字多媒体应用方面紧迫的上市目标。”
使用Encounter数字实现系统，设计师能够从它统一和自动化的实现环境中，在高性能、高容量的设计收敛，低功耗、混合信号与先进节点设计，以及signoff分析等各方面获得超乎寻常的可预测性、可生产性、可调整性，以及灵活性。Encounter数字实现系统的可扩展性和集成性能够帮助设计师快速掌握技术，以及得到更快、更高质量的量产。
“智原科技作为SoC设计服务的领先厂商，一直致力于设计同时具有高性能和高功效的芯片，”智原科技设计开发部总监Kun-Cheng Wu表示，“Encounter数字实现系统的低功耗技术在提供低功耗实现流程方面超出了我们的预期。符合CPF的Cadence低功耗解决方案提供了一个完整的、从前端到后端解决方案，能够帮助我们在设计中大幅降低设计功耗。”
“在使用Cadence的实现环境来开发和实现具有挑战性的混合信号芯片设计方面，我们已获得了很大成功，” Forza Silicon首席技术官Daniel Van Blerkom博士表示，“我们的公司目标是超越客户要求的上市时间目标，Cadence已经帮助我们做到了这一点。综合使用Encounter 数字实现系统和Virtuoso定制IC设计平台，明显地提高了我们的设计效率。这使我们能在满足高要求的时间进度的同时，为客户提供高质量的混合信号电路和设计。”
Encounter数字实现系统的先进节点技术，包括光刻、CMP、热学和具有统计学考量的最佳化，使其成为对前沿的45纳米和32纳米设计独一无二的有效的解决方案，这些设计通常具有先进的设计规范，如1亿或更多的实例、1千个以上的宏、运算速度超1G赫兹、超低功耗预算，以及大量混合信号内容等。该系统提供了全面的、具有制造意识和变异意识的实现和端到端的多核基础架构，从而能实现快速、可预测的设计收敛。
“基于多项经过生产验证的核心技术的强大组合，新的Encounter数字实现系统开辟了数字IC设计生产能力的新纪元，”Cadence数字实现团队总监David Desharnais表示，“它引领着的多核CPU性能、容量、设计闭合的整合、低功耗、混合信号、先进节点设计特性和实时签收分析，这些对于减少客户的上市时间和风险非常必要。”