Ge、III-V族及高性能MOSFET的工作实证接连发布
在“2010 Symposium on VLSI Technology”（2010年6月15～17日，在美国夏威夷州檀香山举行）第三天的下午，集中发布了关于非硅通道MOSFET的研究成果。即把Ge、III-V族半导体和石墨烯（Graphene）以及碳纳米管（CNT）等碳类材料作为通道的MOSFET的研究成果。该研讨会有SESSION 20“Ge MOSFETs”和SESSION 22“Exploratory Research”两场。
在SESSION 20“Ge MOSFETs”上，东京大学和日本产业技术综合研究所（以下简称产综研）分别发布了最近纷纷报告性能提高的n通道MOSFET的成果。
东京大学的鸟海研究小组报告称，在将Y2O3用于栅极绝缘膜的（111）面Ge nMOSFET时，得到了峰值迁移率1480cm2/Vs这一迄今最高的电子迁移率（论文编号：20.1）。该小组认为，由于在Y2O3和Ge的界面上会形成Y扩散的GeO2，因此基于该界面层的界面态减少是迁移率提高的原因。产综研报告了采用HfNx和HfO2的积层栅层叠（Gate Stack）构造，在（100）Ge底板上形成了当（最终成为HfON的）HfNx膜堆积时，将在Ge表面上形成的GeN层用于界面层中的nMOSFET（论文编号：20.3）。获得了74mV/Decade的S因子（S Factor）和870cm2/Vs的电子迁移率。由以上两篇论文可以看出，近年Ge nMOSFET的性能提高已经成为一种持续性趋势。
东芝报告了采用SrGe界面层和LaAlO3栅极绝缘膜的Ge nMOSFET和pMOSFET的器件特性（论文编号：20.2）。并验证了采用1nm以下EOT时的MOSFET动作情况。
如上所述，关于Ge上的薄膜EOT栅层叠构造，多种提案纷纷出笼，因此有必要关注今后的动向。
另外，比利时IMEC和美国斯坦福大学（Stanford University）的研究小组，发表了采用栅极长度为70nm的Ge pMOSFET的器件驱动力分析结果（论文编号：20.4）。据称，即使在短通道范围内，Ge通道的源端速度和弹道（Ballistic）效率也超过了硅pMOSFET。
此外，此次VLSI研讨会的“Advanced CMOS”分会等会议上，还有许多旨在金属栅极/high k pMOSFET上阈值电压下降的SiGe通道pMOSFET（IMEC）和SiGe Fin FET（法国CEA-LETI）等的报告。向通道导入Ge（包括SiGe）的机会在增加令人印象深刻。
在SESSION 22“Exploratory Research”上，新加坡国立大学（National University of Singapore）等的研究小组就GaAs MOSFET、东京大学等的研究小组就InGaAs MOSFET作了发布。
III-V MOSFET的课题之一是以低电阻难以形成自对准型源漏极构造。对于这个问题，新加坡国立大学等的研究小组提出了在GaAs的源漏极上对SiGe（硅成分占3.2％）选择外延后，堆积镍（Ni）形成NiSiGe源漏极的方法（论文编号：22.2）。并验证了采用该构造MOSFET的动作情况。
东京大学等的研究小组，作为可用于尖端工艺的薄膜III-V-OI（III-V-On-Insulator）的构造，结合采用贴合法使将以ALD（Atomic Layer Deposition，原子层沉积）堆积的Al2O3嵌入为氧化膜的InGaAs-OI底板（论文编号：22.3）得以实现。已证实，通过界面特性的提高，即使减小InGaAs通道层的厚度，也可以抑制迁移率的劣化。并且，在与Al22O3贴合时，通过采用S（硫磺）钝化，在背栅（Back Gate）工作中实现了最大4000cm2/Vs的电子迁移率。
作为III-V-OI底板的课题之一，指出了由于III-V半导体与SiO2及硅之间热膨胀率的不同而导致的耐热性低的问题。东京大学等的研究小组此次使用上述底板在600℃下注入离子后的源漏活性化退火，试制了前栅MOSFET。并首次验证了将Al2O3作为栅极绝缘膜的前栅InGaAs-OI MOSFET的动作。电子迁移率的最大值，实现了为硅4.6倍的3000cm2/Vs。
在SESSION 20“Ge MOSFETs”上，东京大学和日本产业技术综合研究所（以下简称产综研）分别发布了最近纷纷报告性能提高的n通道MOSFET的成果。
东京大学的鸟海研究小组报告称，在将Y2O3用于栅极绝缘膜的（111）面Ge nMOSFET时，得到了峰值迁移率1480cm2/Vs这一迄今最高的电子迁移率（论文编号：20.1）。该小组认为，由于在Y2O3和Ge的界面上会形成Y扩散的GeO2，因此基于该界面层的界面态减少是迁移率提高的原因。产综研报告了采用HfNx和HfO2的积层栅层叠（Gate Stack）构造，在（100）Ge底板上形成了当（最终成为HfON的）HfNx膜堆积时，将在Ge表面上形成的GeN层用于界面层中的nMOSFET（论文编号：20.3）。获得了74mV/Decade的S因子（S Factor）和870cm2/Vs的电子迁移率。由以上两篇论文可以看出，近年Ge nMOSFET的性能提高已经成为一种持续性趋势。
东芝报告了采用SrGe界面层和LaAlO3栅极绝缘膜的Ge nMOSFET和pMOSFET的器件特性（论文编号：20.2）。并验证了采用1nm以下EOT时的MOSFET动作情况。
如上所述，关于Ge上的薄膜EOT栅层叠构造，多种提案纷纷出笼，因此有必要关注今后的动向。
另外，比利时IMEC和美国斯坦福大学（Stanford University）的研究小组，发表了采用栅极长度为70nm的Ge pMOSFET的器件驱动力分析结果（论文编号：20.4）。据称，即使在短通道范围内，Ge通道的源端速度和弹道（Ballistic）效率也超过了硅pMOSFET。
此外，此次VLSI研讨会的“Advanced CMOS”分会等会议上，还有许多旨在金属栅极/high k pMOSFET上阈值电压下降的SiGe通道pMOSFET（IMEC）和SiGe Fin FET（法国CEA-LETI）等的报告。向通道导入Ge（包括SiGe）的机会在增加令人印象深刻。
在SESSION 22“Exploratory Research”上，新加坡国立大学（National University of Singapore）等的研究小组就GaAs MOSFET、东京大学等的研究小组就InGaAs MOSFET作了发布。
III-V MOSFET的课题之一是以低电阻难以形成自对准型源漏极构造。对于这个问题，新加坡国立大学等的研究小组提出了在GaAs的源漏极上对SiGe（硅成分占3.2％）选择外延后，堆积镍（Ni）形成NiSiGe源漏极的方法（论文编号：22.2）。并验证了采用该构造MOSFET的动作情况。
东京大学等的研究小组，作为可用于尖端工艺的薄膜III-V-OI（III-V-On-Insulator）的构造，结合采用贴合法使将以ALD（Atomic Layer Deposition，原子层沉积）堆积的Al2O3嵌入为氧化膜的InGaAs-OI底板（论文编号：22.3）得以实现。已证实，通过界面特性的提高，即使减小InGaAs通道层的厚度，也可以抑制迁移率的劣化。并且，在与Al22O3贴合时，通过采用S（硫磺）钝化，在背栅（Back Gate）工作中实现了最大4000cm2/Vs的电子迁移率。
作为III-V-OI底板的课题之一，指出了由于III-V半导体与SiO2及硅之间热膨胀率的不同而导致的耐热性低的问题。东京大学等的研究小组此次使用上述底板在600℃下注入离子后的源漏活性化退火，试制了前栅MOSFET。并首次验证了将Al2O3作为栅极绝缘膜的前栅InGaAs-OI MOSFET的动作。电子迁移率的最大值，实现了为硅4.6倍的3000cm2/Vs。