富士电子采用加速并行仿真器实现时间大幅缩短

富士电子采用加速并行仿真器实现时间大幅缩短

       Cadence设计系统公司日前宣布富士电子公司采用Cadence Virtuoso加速并行仿真器将电源管理IC的开发时间和系统的验证时间都缩短了25%。这家日本电源管理IC公司在强大的Cadence Virtuoso模拟设计环境中使用该仿真器，实现时间的大幅缩短，同时有助于提高质量。

       “越来越多顶尖企业认识到他们可以使用Cadence Virtuoso加速并行仿真器获得产品快速上市的优势，”Cadence硅实现部门定制仿真部营销主管John Pierce说，“这种仿真器与Virtuoso模拟设计环境紧密而完美地结合，超越了基准的SPICE仿真性能，让诸如富士电子这样的公司能够进行更彻底、更全面的验证，降低了风险，提高了质量。”

       富士电子开发的电源管理IC与使用这些IC用于新能源、绿色IDC与汽车应用的电源设备。Virtuoso加速并行仿真器符合进行概念设计、检验全芯片系统所需的技术。

       “我们的设计团队从我们传统概念的设计方法转换到基于Virtuoso加速并行仿真器的电路仿真环境，用于整个设计流程，并将定制/模拟IC上市时间减少25%，”富士电子电子设备实验室硅器件开发中心设备开发部总经理Naoto Fujishima博士说，“此外，Verilog-A模型与Virtuoso加速并行仿真器的结合进一步加快了验证速度，设计团队能够用更短的时间对整个系统进行检验。这样，我们就能用更短的时间做出高质量的设备。”

       Virtuoso加速并行仿真器是Virtuoso多模式仿真的一部分，能够进行高性能SPICE级精确的仿真，实现更快的设计目标覆盖，同时提供更好的性能与更高的容量。