选择和使用高精度数模转换器的技巧

华强电子网 2012-09-27 a:0:{}

很多应用 (包括精密仪器、工业自动化、医疗设备和自动测试设备) 都需要高准确度数模转换。在 16 位分辨率时要求准确度好于约 ±15ppm 或 ±1LSB 的电路中，设计师传统上一直被迫使用大量校准，以在所有情况下保持准确度。新型高精度 DAC 使得能够采用一个单片式 DAC 来实现 ±4ppm 准确度或 ±1LSB (在 18 位分辨率条件下)，而无需校准。在本文中我们将对高精度数模转换器的选择和使用过程中所涉及的问题进行研究。

　　DAC 的架构对于 DAC 的技术规格及其对电路板设计师的要求均有影响。为了实现最佳性能，需要谨慎地考虑 DAC 上的电源、基准和输出放大器所产生的影响。

　　过采样或增量累加 DAC

　　过采样或 ΔΣ ADC 采用一个低分辨率 DAC (通常仅 1 位)，在其前后分别布设一个噪声整形数字调制器和一个模拟低通滤波器。最准确的商用增量累加 DAC 实现 ±15ppm 的准确度，但是需要 15ms 才能稳定，并要承受相对较高的 1μV/√Hz 噪声密度。其它可购得的过采样 DAC 在 80us 内稳定，但是 INL 较差，大约为 240 ppm。

　　合成 DAC

　　通过结合两个较低分辨率的单片 DAC，有可能构成一个高分辨率的合成 DAC。请注意，粗略 DAC 的分辨率和精细 DAC 的范围需要重叠，以确保所有想要的输出电压都可实现。粗略 DAC 的准确度和漂移一般将限制合成 DAC 的最终准确度，因此要提高准确度，就需要对合成 DAC 转移函数的特性和软件进行校正。也可能需要频率校准，以校正随温度、时间、湿度和机械压力产生的变化导致的漂移。

　　电阻串 DAC

　　电阻串 DAC 采用具有 2N 个分接点的一系列电阻分压器，以实现 N 位分辨率。采用电阻串架构的单片 16 位 DAC 一般含有一个较低分辨率的电阻串 DAC 和一个范围较小的 DAC，范围较小的 DAC 用于插入串器件之间，以实现 16 位分辨率。这种串+内插器方法的一个优点是，DAC 输出具有固有的单调性，无需微调或校准。

　　这类 DAC 的基准输入阻抗一般很高 (50KΩ～ 300kΩ)，而且不受输入代码的影响，从而有可能使用一个非缓冲型基准。因为电阻串的输出阻抗随输入代码变化，所以大多数电阻串 DAC 含有集成的输出缓冲器放大器，以驱动电阻性负载。

　　尽管电阻串 DAC 的 DNL 本身非常好，但是 INL 由串联电阻器件的匹配决定，而且可能由于含有大量的独立器件而难以控制。直到最近，这类 DAC 的准确度一直限制在约 ±180ppm。最近的进步已经使得准确度提高到了 ±60ppm。例如，LTC2656 在 4mm x 5mm 封装中集成了 8 个 DAC 通道，在 16 位分辨率时具有 ±4LSB 的最大 INL。

　　阻性梯形或 R-2R 型 DAC

　　阻性梯形或 R-2R DAC 采用一种类似于图 2 所示的三端子结构，电阻器在 A 端和 B 端之间切换。请注意，A 端和 B 端上的阻抗与代码的相关性很高，而 C 端则具有一个固定阻抗。电阻器与开关的匹配情况将会影响这种结构的单调性和准确度。此类 DAC 一般经过修整或在出厂时经过校准，而且，具 ±1LSB INL 和 DNL 的单调 16 位阻性梯形电路 DAC 上市已有很长时间了。

　　电压输出 R-2R DAC

　　一种常见类型的 R-2R DAC 将C 端用作 DAC 输出电压，而 A 端连接到基准，B 端连接到地。输出阻抗相对于输入代码是恒定的，从而有可能以非缓冲方式驱动电阻负载。例如，LTC2641 16 位 DAC 能以非缓冲方式驱动 60kΩ 负载，同时保持 ±1LSB 的 INL 和 DNL，并消耗不到 200μA 的电源电流。

　　这种方法的一个缺点是，基准阻抗随着输入代码大幅变化。由于 R-2R 梯形电路的本质，甚至 DAC 输出电压中很小的变化也可能在基准电流中引起 1mA 或更大的阶跃变化。为此，必须由一个高性能放大器来对基准进行缓冲，并采用一种非常精细和针对性的检测电路布局，以限制稳定、干扰脉冲和线性度性能的最终劣化。

　　当一个输出缓冲器放大器和一个电压输出 R-2R DAC 一起使用时，该放大器的开环增益和大信号共模抑制必须足够高，以保持输出的线性度 (在 18 位时 >110dB)。输出缓冲器的失调和输入偏置电流将主要以 DAC 输出偏移的形式出现，但是这些参数在输入共模范围内的任何变化都将以附加的 INL 误差形式出现。

　　请注意，在正和负基准开关之间有必要保持匹配的阻抗，以保持 DAC 线性度。因为 CMOS 开关阻抗是电压和温度的函数，因此这给 DAC 的准确度带来了挑战，尤其是在低电源电压时。可采用这种架构的 18 位 DAC 的 PSRR 被限制在约 64dB。结果，随着时间、温度、电压和负载状况的变化，电源必须在约 0.5% 的范围内保持恒定，以保持 18 位性能。在工作温度范围内，这类 DAC 的 INL 可以预期以 ±0.5LSB 或更大的幅度漂移。

　　迄今为止，当采用一个5V电源时，运用该架构和一个集成输出放大器的18位DAC的性能一直被限制为±2LSB INL(在18位)。采用3V电源时，其性能将进一步限制为±3LSB INL(在18位)，且单调性下降至 17位。