Synopsys新推最高效的32位ARC HS处理器系列

       新的HS处理器能让功耗效率(DMIPS/mW)及面积效率(DMIPS/mm2)达到优化，同时执行高速数据和讯号处理作业，能充份运用在SoC中使用的嵌入式处理器，以符合固态式硬盘(solid-state drive，SSD)、连网型家电(connected appliances)、汽车控制器、媒体播放器、数字电视、机顶盒(set-top box)、家庭网络等产品的需求。

        新的ARC HS处理器系列使用新一代ARCv2指令集架构(instruction-set architecture，ISA)，能在极低功耗下，实现高效嵌入式及高度嵌入式设计，同时使用的硅面积也相当精简。运用于一般28奈米制程中，HS核心仅耗用0.025mW/MHz，且使用面积最小可达0.15mm2。该核心具备高速的10级管线(10-stage pipeline)，支持乱序执行(out-of-order execution)，进而将闲置处理器周期降至最低，且让指令吞吐量(instruction throughput)达到最大。

        精密的分支预测(branch prediction)以及后期ALU能提升指令处理的效率。为加速数学函数的执行，ARC HS处理器让设计人员可以选择执行硬件整数除法器( integer pider)、64位乘积指令、乘积累加(multiply-accumulate，MAC)、向量加法和向量减法，以及可配置IEEE 754浮点算数单位(单/双精确度或两者兼具)。

        与前一代的ARC核心相较，ARCv2核心可提升程序代码密度(code density)达18%，进而减少内存需求。新的64位双倍加载/双倍储存之非等齐内存(unaligned memory)存取能力可加速数据移转，透过这项功能，HS处理器能支持紧密耦合(close coupled)内存以及指令和数据缓存(只限HS36)。此外，针对需要更高阶的内存可靠度和内存保护的应用，客户也能额外选择适用于处理器中所有内存的错误校正码(error-correcting code ，ECC)硬件。

       具备高度可配置性的ARC HS处理器可协助设计人员调整其SoC核心的每个数据事例(instance)，以达到效能、功耗和面积的最佳平衡。用户能将指令定义扩展至处理其专属硬件加速器整合的处理器管线，如此可大幅提升特定应用(application-specific)的效能，同时降低功耗及所需的内存。

        原生的ARM AMBA AXI 和AHB标准接口能进行32位及64位两种交换处理的配置，使系统吞吐量达到最大。透过单周期存取(single cycle access)，SoC的周边装置能直接映像(direct map)至CPU，如此可减少系统层级的延迟并让硬件整合达到最大化。HS34与H36核心能实现处理器与系统的效能优化，藉此让设计人员设计出具差异化的产品，同时降低实作成本。

         新思科技MetaWare开发工具包支持新的HS核心，这套完整的解决方案用于进行ARC处理器中嵌入式软件的开发、除错(debugging)及优化。该套件包括可产生高效率程序代码的优化编译程序、让软件中的可见性(visibility)达到最高的除错器，以及作为预先硬软件开发的快速指令集仿真器(instruction set simulator ，ISS)。

        另外也提供100%周期正确(cycle-accurate)的仿真器(simulator)，用以达成设计优化及供验证使用。支持HS处理器系列的操作系统(OS)包括新思科技的MQX RTOS── 能实现最佳确定性反应时间(deterministic response time)及内存效能的全功能实时操作系统(real-time operating system)。使用者可从参与「ARC存取计划」(ARC Access Program)中之合作伙伴，取得由第三方所提供的额外软硬件工具，方便进行ARC HS处理器的软件开发。

         这些软硬件包括：由Ashling Microsystem及Lauterbach提供的先进除错工具，以及Express Logic提供的ThreadX RTOS。