一位串行BCD加法器电路

电子发烧友 2019-01-23 加法器

图三所示为一位串行BCD加法器。它是以牺牲速度以达到减少硬件逻辑门的目的，这种电路在对频率要求不高的系统中非常之适用。其中ADDER1、ADDER2均为一位全加器。ADDER1 做主运算器,ADDER2做BCD校验运算器，不管是否做BCD校验，ADDER2的初始进位、借位始终为“1”。

　　图三中Z型门为延时电路，延时一个时钟周期，这样在外部电路控制下，经过四个时钟周期，得到一位十进制BCD结果E3E2E1E0.由电路图所以当 C+(E3E2+E3E1)逻辑值为‘1’时，控制多路选择器选择A通路（A通路为序列 1001），当C+(E3E2+E3E1)为‘0’时，选择B通路（B通路序列为1111），即需要校验时，多路选择器输出序列1001；不需要校验时，输出序列1111，与Z型门的输出对应相加，并且ADDER2的初始进位始终为‘1’，由此可完成BCD的校验工作。