ISTF上有关SiP成品率和测试的问题接连不断

ISTF上有关SiP成品率和测试的问题接连不断

    “为提高SiP（系统级封装）的成品率，该如何处理晶圆老化测试中发现的晶圆上的缺陷芯片呢？”、“SiP能不能像SoC（片上系统）那样集成测试电路？”_——在2006年10月11日开幕的“ISTF 2006（工业战略技术论坛 2006）”的专题讨论中，不少听众提出了关于SiP的成品率以及检测的问题。

　　关于为了提高SiP的成品率，应该怎样处理晶圆上的缺陷芯片的提问，ZyCube董事长兼社长盆子原学回答说：“先在晶圆上叠加芯片构成芯片在片结构，然后再进行封装的话，就可以做到在合格品上层叠合格品”。

　　现阶段芯片层叠使用的组装工程的成品率相当高，一般认为“达不到99.5～99.6％就不适合量产”。因此，盆子原认为，使用这种已经成熟的工艺，可以提高晶圆乃至SiP的成品率。瑞萨科技生产本部装配测试技术统括部装配技术开发部部长岛本晴夫提出，SiP的成品率可以通过各晶圆的成品率推测出来。该公司的芯片设计部门与组装部门正在合作，对采取怎样的芯片配置才能够降低缺陷率等问题进行探讨。

　　关于是否可以在SiP上集成测试电路的问题，盆子原表示在目前的情况下“测试还是需要等到组装后的最终测试阶段才能进行”。此外，现阶段需要解决的课题是SiP出现缺陷而无法维修。如果SiP采用的是平面上并排多个芯片的结构的话还可以进行维修，但层叠结构的SiP是无法修理的盆子原介绍，为解决此类问题，正在考虑导入封装后仍可修正电路的FPGA和可重构技术。