基于信号完整性分析的高速PCB设计

基于信号完整性分析的高速PCB设计

信号完整性是指电路系统中信号的质量。如果在要求的时间内，信号能够不失真地从源端传送到接收端，就称该信号是完整的。随着半导体工艺的迅猛发展、IC开关输出速度的提高，信号完整性问题(包括信号过冲与下冲、振铃、反射、串扰、地弹等)已成为高速PCB设计必须关注的问题之一。通常，数字逻辑电路的频率达到或超过50 MHz，而且工作在这个频率上的电路占整个系统的1／3以上，就可以称其为高速电路。实际上，与信号本身的频率相比，信号边沿的谐波频率更高，信号快速变化的跳变(上升沿与下降沿)引发了信号传输的非预期效果。这也是信号完整性问题的根源所在。因此，如何在高速PCB设计过程中充分考虑信号完整性因素，并采取有效的控制措施，提高电路设计质量，是必须考虑的问题。

借助功能强大的Cadence公司SPEECTRAQuest仿真软件，利用IBIS模型，对高速信号进行信号完整性仿真分析是一种高效可行的分析方法，可以发现信号完整性问题，根据仿真结果在信号完整性相关问题上做出优化的设计，从而达到提高设计质量，缩短设计周期的目的。

1 应用设计实例

本文设计的控制单元在整个系统中的功能是将地面接收装置接收到的编码信号传回给主站数据处理中心。具体工作过程是，首先存储上位机数据，然后通过误码率测试与计算，选择一条误码率最低的路径作为数据传输路径，最后将存储的上位机数据通过该路径传输到主站数据处理中心进行处理。经过综合考虑，选用了Altera公司的Cyclone II-2C8作为核心芯片，以及外部扩展的SDRAM、Flash、各种输入／输出电路和MAX232接口芯片等，并结合Nios II软核处理器开发套件实现。该控制单元结构如图1所示。

CycloneII-2C8的时钟频率高达150 MHz以上，由于FPGA内部数据存储区比较小，所以用SDRAM扩展了外部数据存储空间。SDRAM采用了Hy-nix公司的HY57V651610／SO，时钟频率达到75 MHz以上。因此，必须考虑由于信号频率过高引起的信号完整性问题。选择了功能强大的Cad-ence设计软件，它将原理图设计、PCB Layout、高速仿真分析集于一体，可以解决在设计的各个环节中所存在的与电气性能相关的问题，大大提高了设计的成功率。

2 关键信号拓扑结构和仿真

此系统中频率较高的部分为FPGA和SDRAM，FPGA的时钟频率可达150 MHz以上，SDRAM可达75MHz以上。因为FPGA的内部高频对其他器件没有影响，而FPGA与SDRAM之间的连接为无缝连接，信号完整性的好坏直接影响着FPGA能否对SDRAM进行正确的读和写。PCB设计中，采用Caden-ce软件的高速仿真工具SPECCTRAQuest，并利用器件的IBIS模型来分析信号完整性，对阻抗匹配以及拓扑结构进行优化设计，以保证系统正常工作。本文只对信号反射和串扰进行详细的讲解，其他仿真与此类似。

2．1 反射

发射端为HY57V561620的44引脚，接收端为Cyclone II的60引脚，激励为66 MHz的方波。