联电携手新思科技研发28纳米制程DesignWare IP

联电携手新思科技研发28纳米制程DesignWare IP

       联电(2303-TW)(UMC-US)与全球半导体设计制造软件暨IP领导厂商新思科技(Synopsys)12日共同宣布，双方已扩展伙伴关系，将于联电28纳米HLP Poly SiON制程平台上开发新思科技的DesignWare IP。

       联电表示，此次合作延续早先在联电40纳米与55纳米制程的成功经验，新思科技将会于联华电子28纳米HLP Poly SiON制程上，导入其经验证的DesignWare嵌入式内存，以及逻辑组件数据库。此次合作将芯片设计公司得以在较低的风险下，设计出高速低功耗的系统单芯片，并取得更快的产品上市时程。两家公司长久以来的合作，涵跨了联电0.18微米至28乃制程，而成功研发出的高质量DesignWare IP，正是这份稳固合作关系下的丰硕成果。

       联电客户工程暨硅智财研发设计支持副总简山杰表示，该公司与新思科技已在多个制程世代上，紧密配合了许多年，新思科技是值得信赖的硅智财领导厂商，我们与新思科技在28纳米上继续携手，意味着双方在协助客户发展尖端系统单芯片设计上的共同承诺。联电十分期待与客户共同将这些新世代产品推出上市。

       新思科技硅智财与系统营销副总经理John Koeter表示，该公司与晶圆专工领导者联电此次携手合作，将使双方客户得以采用联华电子28纳米制程验证过的硅智财，用来差异化其系统单芯片的设计。在提供先进制程的高质量硅智财上，有着丰富经验与纪录，因此能给予芯片设计公司信心，在整合DesisnWare IP到系统单芯片设计时，可降低风险，并可望达成首次试产即成功之目标。

       联电28纳米HLP制程除了保留传统Poly SiON技术的成本竞争力，更采用了创新的制程技术，具备绝佳的性价比，与业界其他28纳米Poly SiON制程相比较，大幅提升了效能与功耗表现。此一强化的28纳米Poly SiON制程，提供芯片设计者由40纳米制程到28纳米制程更顺畅的移转路径，使芯片设计能够轻易地导入制程并且快速上市。

       新思科技广泛的产品组合，包含了经速度，功耗与位面积优化，并经过10亿颗以上芯片验证的嵌入式内存与标准组件数据库。DesignWare嵌入式内存与逻辑组件数据库包括了先进的电源管理功能，例如浅待机，深待机与关机，还有一个电源优化套件，藉以延长手持式应用产品的电池寿命。

       此外，新思科技整合型STAR Memory System测试与修复解决方案，可让芯片设计公司达到更高测试质量与嵌入式内存良率，同时降低芯片面积。