赛灵思发布ISE 13.3设计套件

赛灵思发布ISE 13.3设计套件

       全球可编程平台领导厂商赛灵思公司今天宣布推出具有全新功能的 ISE? 13.3 设计套件，可帮助 DSP 设计人员在面向无线、医疗、航空航天与军用、高性能计算和视频应用的设计中轻松实现具备比特精度的单精度、双精度、完全定制精度浮点数学运算。该流程通过 System Generator for DSP 提供，并采用赛灵思 Floating-Point Operator IP LogiCORE? 技术。单精度、双精度和业界唯一完全定制精度浮点功能结合 System Generator for DSP的高生产率，可为 DSP 设计人员提供一个良好的环境，便于创建、仿真和实现浮点设计，同时还能根据系统需要，加强对芯片占用面积和功耗的控制。

       赛灵思设计方法市场部高级市场总监 Tom Feist 指出：“相对于同类竞争解决方案而言，只有 System Generator for DSP 才能为开发人员提供一款比特精度的解决方案。这就是说，我们能确保仿真模型与硬件实现方案完全匹配。赛灵思 7 系列 28nm FPGA 之所以能在单个器件上实现高达 1.33 teraflops（万亿次浮点运算） 的单精度浮点性能，这就要求必须采用一种能够实现手动设计效果且易于使用的设计流程。”

       赛灵思 Floating-Point Operator 内核能够支持多种可在 FPGA 上执行的浮点算法运算。CORE Generator 工具和现在的 System Generator 生成内核后，会明确有关运算，每个不同的运算都采用通用的 AXI-4 流媒体接口。此前，我们能用 CORE Generator 中的完全定制精度浮点 IP 核在赛灵思 FPGA 中实现浮点设计，但这种设计流程需要设计人员了解 VHDL 或 Verilog，而且仿真工作对 DSP 开发人员来说也是一种挑战。现在有了 ISE 13.3 设计套件，设计人员能从更高的抽象层来实现系统，并可利用 MathWorksSimulink? 工具的仿真功能来确保设计满足高保真要求。

       ISE 13.3 设计套件还新增了 Red Hat Enterprise Linux 6 版本，能帮助逻辑、嵌入式和系统版本用户提升工作效率。所有版本均针对7 系列器件对即插即用 IP和器件支持进行了改进。嵌入式版本和系统版本显著改进了 Platform Studio 的简便易用性，包括采用全新的图形设计视图。逻辑版本改进了 PlanAhead? 设计分析工具的使用效率，包括 HDL 文件的图形化分级视图。