集成电路衬底上的三维结构被开发

集成电路衬底上的三维结构被开发

     (华强电子世界网讯) 施乐公司Palo Alto研究中心(PARC)开发出了在集成电路衬底上制造自组装三维结构的技术。PARC通过制造盘外电感和密集的互连系统，验证了这一技术的有效性。该公司当前正在寻求将这一技术商业化的合作伙伴，该技术的商标为StressedMetal。
    
     该工艺采用现有的半导体技术，根据PARC的说法，绝大多数半导体制造商都可以采用。它采用具有内部应力梯度的溅射沉积膜，从而在形成图案和从衬底上剥离时，可以根据设计的要求卷成适当的半径。这些形状可以设计卷曲成密集的互连或卷曲到元件上形成电感线圈。
    
     该技术已经应用于高品质因数盘外电感器。它可以在包括有源电路晶圆的衬底上制造，潜在的应用领域包括移动电话集成电路在内的射频应用。线圈采用StressedMetal技术生产，具有四个掩模步骤，采用铜电镀以形成线圈绕组。
    
     PARC宣称采用标准CMOS衬底生产的线圈在1GHz的频率下Q值为70。由于盘外设计避免了磁通进入衬底产生涡流消耗电磁场能量，线圈损耗非常小。