COT设计的后端制造考虑事项
对那些有兴趣转向COT设计流程的公司来说，不断丰富的COT(客户拥有加工工具)库和IP(知识产权)已经降低了他们的进入门坎。与ASIC供应商相比，COT模式能帮助设计公司生产出成本大幅降低的产品，因为ASIC供应商的开销很大，但COT模式本质上要求设计人员重新创建或外包许多功能，而传统上这些功能应由ASIC供应商自己完成以将IC投入生产。
通过利用COT模式的灵活性来优化你的技术解决方案和将所需的开销降至最低，COT模式的成本优势可以得到最大程度的发挥。但一个设计团队在转向COT设计之前，他们需要考虑新的后端制造问题，而且必须评估成本模型。管理与制造、封装、组装和测试有关的各种出带后技术、质量和后勤问题，将极大地增加采用COT模式的系统级芯片(SoC)设计的运作复杂性。
ASIC与COT之间的最大差别是：ASIC供应商不能提供在封装、制造和测试等阶段的许多灵活性，并把所有的开销包含在成品的最终成本报价中；而COT则要求客户自己处理后端流程的所有事项。
传统上，ASIC供应商会提供一份封装选项目录供客户选择。每种封装一般都有最大和最小两种裸片尺寸，而且客户在出带(tapeout)前要提交一份邦定图案以供批准。将选项限制在少数几个范围以内能简化ASIC供应商的封装选择目录、测试以及与交货时间有关的后勤工作。
新兴的基于衬底的封装(如球栅阵列(BGA))已经将COT用户选用封装类型的灵活性提高到了一个新的水平。例如，228球与231球封装之间的成本差异实际上很小，但衬底的形体大小和厚度(层数)会显著影响产品的总成本。因此，COT设计团队应该与其封装/组装公司合作设计最佳的封装解决方案，以满足其技术和经济上的需求。
这项工作通常与芯片的物理设计同时进行。封装设计的灵活性允许裸片得到优化，并能减少物理设计时间，因为裸片不必一定要适合某种预先限制的现有封装。塑料BGA的典型封装和加工工具成本约为1万美元。由于定制一种塑料BGA的成本相对较低，因此标准BGA几乎是不存在的。
ASIC供应商有严格的测试指南，它限制了测试向量的数量和构造。通常，他们会根据预算定出某一设计团队能提供的测试向量数，而且他们会提供屏蔽工具，以确保生成更低风险的测试向量。COT能提供更多的灵活性，但相应地需要做更多的工作。无论你是在公司内部完成工程或生产测试还是简单地外包它们，COT都允许你充分利用现代测试仪的功能。如果外包生产测试，那么设计公司至少在出带前三个月需要选择好一家测试公司和一个目标测试仪平台。如果你外包测试开发，那么我们推荐你就近与具备测试开发能力的公司一道合作。如果设计团队位于美国，而测试开发小组在韩国、新加坡或台湾地区，那么这将非常难于管理。
在另一方面，就生产测试而言，许多公司希望他们的组装/测试提供商与其晶圆代工厂一样位于同一个国家，以便最大程度地减少将材料从一个国家运往另一个国家所造成的物流延迟。首先，确定能满足你的技术要求的测试仪范围。不同的测试仪具备不同的测试功能，如高速时钟和I/O、混合信号功能、存储器容量和I/O通道数等。其次，根据以下两个指标对测试仪进行排名，即测试仪的每小时使用成本和测试合同商提供的总测试能力(测试仪数量)。你将需要选择能够满足技术、容量和成本需求的测试平台。多点测试能力(如并行测试2或4个器件)能够提高昂贵测试仪的经济性。一旦选定测试平台，设计团队应该决定在晶圆分拣和最终测试时一块集成电路在不同测试时间(例如5秒与10秒)下的每单元测试成本。
IC成本模型应该为测试编制适当的成本预算。例如，成本模型可以为晶圆分拣分配25美分，为最终测试分配40美分。设计人员需要在满足经济约束和质量目标的前提下自顶向下地制定测试计划。
在ASIC模式中，工程人员一般仅根据总的向量预算和一些测试指南进行工作，而这可能无法满足设计人员的质量目标。测试开发应当以一个优秀的测试计划和良好的可测性设计实践为开端。测试计划应该以达到百万分之一的缺陷率(DPM)作为质量目标，并定义在给定测试时间下如何达到DPM。例如，你能在高频率下运行测试向量，以尽可能地缩短测试时间。与此相反，你的ASIC供应商可能会限制你在10MHz以上运作。因此，对于各种不同的测试要素(如边界扫描、存储器内置自测试、扫描、线速测试和模拟测试等)应该指定明确的测试时间目标。
此外，COT向量不一定需要遵循“超同步”指南，尽管为了确保测试的鲁棒性需要进行合理的限制。你的测试公司可能不会指定这些限制，因此你应当对此有自己的谱，你总不希望遇到对成品率或质量有负面影响的测试问题吧。
在出带前大约一个月，你应当开始与测试公司合作设计负载板和探测卡，通常大多数ASIC客户看不见这一工作。你将需要小心谨慎地正确设计负载板，以将收到硅片后的测试调试问题减至最少。负载板和测试接口应该在原型抵达的前一周准备好。在出带与原型硅片抵达之间的时期里，设计团队应当将所有测试向量翻译成目标测试仪的格式。
出带问题
对于拥有内部物理设计人员并且已经取得过交钥匙ASIC设计经验的设计团队来说，COT设计的出带并没有什么本质区别。对于那些没有内部物理设计资源的团队来说，许多承接外包业务的公司能提供物理设计和出带服务。
不过，COT出带过程与习惯于将寄存器传输级(RTL)设计提交给ASIC公司的出带过程大不相同，而且对内部物理设计人员来讲是一个全新的过程。许多ASIC供应商提供网表或RTL屏蔽软件，用于检查设计的总体质量，并提供设计内容的概况。他们还可能提供向量屏蔽器和其它内核工具来辅助出带过程。这些工具是非常有用的，而且可能无法从COT代工厂获得。因此，COT设计团队需要购买这样的工具或者自己开发这样的工具。
在出带时，设计团队需要提供物理设计文档给选中的代工厂。这些文档通常要求提供详尽的数据库细节，如层分配表(如第50层是联系层)、设计坐标、已用过的库、任何特殊的单元、任何已放弃的物理设计规则、工艺控制监视器(PCM)要求、晶圆操作指令、以及任何专门的处理或制造指令。
通常，客户要求代工厂将半数的原型晶圆放在金属层1，以防突然需要修复一个缺陷或增加一块ROM。许多代工厂可以让COT团队选择提供GDSII数据库或掩模。如果提交的是GDSII，那么客户需要选择一家供应商来制造这些掩模，或由代工厂来选择。对于一种给定的代工技术，可能会有一到三家有资格的掩模供应商。请切记：COT代工厂的工程交货时间一般比ASIC公司更长。同样地，你需要小心地管理所有出带后进度问题。
为了进一步加快COT出带过程，你应当与代工厂的掩模工具部门合作，对任何定制单元进行预验证，尤其当他们使用的设计规则检查(DRC)软件与你的不相同时。在ASIC环境中，产品工程功能(如成品率优化和质量等级提高)的责任是由供应商来负责执行和管理的。ASIC供应商的盈利能力将受到成品率的极大影响，而ASIC客户将只能看到一些间接的影响，如交货期或DPM的变动。
代工厂通常使用两种成本模型之一，要么是Murphy模型，要么是Bose-Einstein模型。COT用户必须从其代工厂获得各种工艺对应的缺陷密度和复杂度因子。在COT中，无论你使用何种模型来预测裸片成本，你都将需要努力达到可接受的产量。产品工程技术是影响器件收益率的关键因素。一旦开始进行最终的生产测试(在已封装的器件上)，这套测试的子集可被用于晶圆分类。测试调试过程对COT与ASIC而言不会有根本的区别，除了COT设计人员需要更加注意成品率(包括PCM数据)外。你应该筛选PCM数据，并绘出关键参数趋势图，以了解每一批器件的质量。针对这个目的的商业化工具已经出现。你第一批晶圆的分拣成品率可能比模型预测的成品率低10%以上。
你将需要验证测试程序的鲁棒性。一旦晶圆分拣程序稳定后，你应该如常将每批生产器件的晶圆映射数据发送给代工厂，以便它提高你的设计的可制造性。一些测试公司和代工厂拥有直接的互联网或FTP连接，因此允许自动化地执行这种信息的例行传送。一旦最终生产测试程序就位后，就应该运行器件的特性抽取程序。传统上，ASIC供应商在其库中提供大量对应各种工艺的时序保证单元，因此大多数供应商一般毋需按照惯例执行器件的特性抽取程序。
一旦产品进入生产阶段，质量工作将向后延伸到流程。代工生产线中出现的DPM问题将需要及时诊断。产品或设计工程团队将需要确定产生问题的原因，如是不是在IC测试过程中遗漏了某条路径，是不是处理和工艺可靠性出现了问题、还是出现了其它一些情况。问题的解决可能需要与你的所有供应商进行交流，因此选择愿意在提高成品率和解决缺陷问题方面展开合作的供应商是非常重要的。
晶圆需求
在任何情况下，第一级故障分析(FA)都是COT客户的责任，而大范围的FA则需要外包。作为业务的一部分，许多ASIC公司都提供FA服务。在ASIC模式下，当你需要5万件产品时，你将向ASIC供应商下一份5万件产品的购买定单。而在COT模式下，事情并不如此简单。假定在制造到定购(make-to-order)模式(没有库存)下，你将首先需要根据预计的总成品率(晶圆分拣和最终测试成品率)将定单需求转换为晶圆需求。由于成品率将随时间而轻微改变，因此你还需要考虑这个因素。
例如，假设你需要5万片产品，每块晶圆产出1,000个原始裸片，晶圆分拣成品率为75.7%，那么最终测试成品率将为99.5%。你将需要50,000/(1,000×0.757×0.995)=66.4块晶圆。因为每批晶圆通常是25块晶圆的整数倍，所以你将不得不按75块晶圆来定购，超出的材料可能需要以晶圆或成品的形式列入清单。
不过，你可能永远也不能准确地得到你所定购数量的产品。例如，如果你计划订5万片产品，你可能会得到51,327或 49,368片。因此你应该就客户和供应商购买订单的执行情况与产品销售部门以及财务部门进行积极的对话。当生产的材料过多时，你就会有库存，而这必须作为整个工作进度的一部分进行管理。
在COT模式下，正确地预测和规划材料是一项极具挑
通过利用COT模式的灵活性来优化你的技术解决方案和将所需的开销降至最低，COT模式的成本优势可以得到最大程度的发挥。但一个设计团队在转向COT设计之前，他们需要考虑新的后端制造问题，而且必须评估成本模型。管理与制造、封装、组装和测试有关的各种出带后技术、质量和后勤问题，将极大地增加采用COT模式的系统级芯片(SoC)设计的运作复杂性。
ASIC与COT之间的最大差别是：ASIC供应商不能提供在封装、制造和测试等阶段的许多灵活性，并把所有的开销包含在成品的最终成本报价中；而COT则要求客户自己处理后端流程的所有事项。
传统上，ASIC供应商会提供一份封装选项目录供客户选择。每种封装一般都有最大和最小两种裸片尺寸，而且客户在出带(tapeout)前要提交一份邦定图案以供批准。将选项限制在少数几个范围以内能简化ASIC供应商的封装选择目录、测试以及与交货时间有关的后勤工作。
新兴的基于衬底的封装(如球栅阵列(BGA))已经将COT用户选用封装类型的灵活性提高到了一个新的水平。例如，228球与231球封装之间的成本差异实际上很小，但衬底的形体大小和厚度(层数)会显著影响产品的总成本。因此，COT设计团队应该与其封装/组装公司合作设计最佳的封装解决方案，以满足其技术和经济上的需求。
这项工作通常与芯片的物理设计同时进行。封装设计的灵活性允许裸片得到优化，并能减少物理设计时间，因为裸片不必一定要适合某种预先限制的现有封装。塑料BGA的典型封装和加工工具成本约为1万美元。由于定制一种塑料BGA的成本相对较低，因此标准BGA几乎是不存在的。
ASIC供应商有严格的测试指南，它限制了测试向量的数量和构造。通常，他们会根据预算定出某一设计团队能提供的测试向量数，而且他们会提供屏蔽工具，以确保生成更低风险的测试向量。COT能提供更多的灵活性，但相应地需要做更多的工作。无论你是在公司内部完成工程或生产测试还是简单地外包它们，COT都允许你充分利用现代测试仪的功能。如果外包生产测试，那么设计公司至少在出带前三个月需要选择好一家测试公司和一个目标测试仪平台。如果你外包测试开发，那么我们推荐你就近与具备测试开发能力的公司一道合作。如果设计团队位于美国，而测试开发小组在韩国、新加坡或台湾地区，那么这将非常难于管理。
在另一方面，就生产测试而言，许多公司希望他们的组装/测试提供商与其晶圆代工厂一样位于同一个国家，以便最大程度地减少将材料从一个国家运往另一个国家所造成的物流延迟。首先，确定能满足你的技术要求的测试仪范围。不同的测试仪具备不同的测试功能，如高速时钟和I/O、混合信号功能、存储器容量和I/O通道数等。其次，根据以下两个指标对测试仪进行排名，即测试仪的每小时使用成本和测试合同商提供的总测试能力(测试仪数量)。你将需要选择能够满足技术、容量和成本需求的测试平台。多点测试能力(如并行测试2或4个器件)能够提高昂贵测试仪的经济性。一旦选定测试平台，设计团队应该决定在晶圆分拣和最终测试时一块集成电路在不同测试时间(例如5秒与10秒)下的每单元测试成本。
IC成本模型应该为测试编制适当的成本预算。例如，成本模型可以为晶圆分拣分配25美分，为最终测试分配40美分。设计人员需要在满足经济约束和质量目标的前提下自顶向下地制定测试计划。
在ASIC模式中，工程人员一般仅根据总的向量预算和一些测试指南进行工作，而这可能无法满足设计人员的质量目标。测试开发应当以一个优秀的测试计划和良好的可测性设计实践为开端。测试计划应该以达到百万分之一的缺陷率(DPM)作为质量目标，并定义在给定测试时间下如何达到DPM。例如，你能在高频率下运行测试向量，以尽可能地缩短测试时间。与此相反，你的ASIC供应商可能会限制你在10MHz以上运作。因此，对于各种不同的测试要素(如边界扫描、存储器内置自测试、扫描、线速测试和模拟测试等)应该指定明确的测试时间目标。
此外，COT向量不一定需要遵循“超同步”指南，尽管为了确保测试的鲁棒性需要进行合理的限制。你的测试公司可能不会指定这些限制，因此你应当对此有自己的谱，你总不希望遇到对成品率或质量有负面影响的测试问题吧。
在出带前大约一个月，你应当开始与测试公司合作设计负载板和探测卡，通常大多数ASIC客户看不见这一工作。你将需要小心谨慎地正确设计负载板，以将收到硅片后的测试调试问题减至最少。负载板和测试接口应该在原型抵达的前一周准备好。在出带与原型硅片抵达之间的时期里，设计团队应当将所有测试向量翻译成目标测试仪的格式。
出带问题
对于拥有内部物理设计人员并且已经取得过交钥匙ASIC设计经验的设计团队来说，COT设计的出带并没有什么本质区别。对于那些没有内部物理设计资源的团队来说，许多承接外包业务的公司能提供物理设计和出带服务。
不过，COT出带过程与习惯于将寄存器传输级(RTL)设计提交给ASIC公司的出带过程大不相同，而且对内部物理设计人员来讲是一个全新的过程。许多ASIC供应商提供网表或RTL屏蔽软件，用于检查设计的总体质量，并提供设计内容的概况。他们还可能提供向量屏蔽器和其它内核工具来辅助出带过程。这些工具是非常有用的，而且可能无法从COT代工厂获得。因此，COT设计团队需要购买这样的工具或者自己开发这样的工具。
在出带时，设计团队需要提供物理设计文档给选中的代工厂。这些文档通常要求提供详尽的数据库细节，如层分配表(如第50层是联系层)、设计坐标、已用过的库、任何特殊的单元、任何已放弃的物理设计规则、工艺控制监视器(PCM)要求、晶圆操作指令、以及任何专门的处理或制造指令。
通常，客户要求代工厂将半数的原型晶圆放在金属层1，以防突然需要修复一个缺陷或增加一块ROM。许多代工厂可以让COT团队选择提供GDSII数据库或掩模。如果提交的是GDSII，那么客户需要选择一家供应商来制造这些掩模，或由代工厂来选择。对于一种给定的代工技术，可能会有一到三家有资格的掩模供应商。请切记：COT代工厂的工程交货时间一般比ASIC公司更长。同样地，你需要小心地管理所有出带后进度问题。
为了进一步加快COT出带过程，你应当与代工厂的掩模工具部门合作，对任何定制单元进行预验证，尤其当他们使用的设计规则检查(DRC)软件与你的不相同时。在ASIC环境中，产品工程功能(如成品率优化和质量等级提高)的责任是由供应商来负责执行和管理的。ASIC供应商的盈利能力将受到成品率的极大影响，而ASIC客户将只能看到一些间接的影响，如交货期或DPM的变动。
代工厂通常使用两种成本模型之一，要么是Murphy模型，要么是Bose-Einstein模型。COT用户必须从其代工厂获得各种工艺对应的缺陷密度和复杂度因子。在COT中，无论你使用何种模型来预测裸片成本，你都将需要努力达到可接受的产量。产品工程技术是影响器件收益率的关键因素。一旦开始进行最终的生产测试(在已封装的器件上)，这套测试的子集可被用于晶圆分类。测试调试过程对COT与ASIC而言不会有根本的区别，除了COT设计人员需要更加注意成品率(包括PCM数据)外。你应该筛选PCM数据，并绘出关键参数趋势图，以了解每一批器件的质量。针对这个目的的商业化工具已经出现。你第一批晶圆的分拣成品率可能比模型预测的成品率低10%以上。
你将需要验证测试程序的鲁棒性。一旦晶圆分拣程序稳定后，你应该如常将每批生产器件的晶圆映射数据发送给代工厂，以便它提高你的设计的可制造性。一些测试公司和代工厂拥有直接的互联网或FTP连接，因此允许自动化地执行这种信息的例行传送。一旦最终生产测试程序就位后，就应该运行器件的特性抽取程序。传统上，ASIC供应商在其库中提供大量对应各种工艺的时序保证单元，因此大多数供应商一般毋需按照惯例执行器件的特性抽取程序。
一旦产品进入生产阶段，质量工作将向后延伸到流程。代工生产线中出现的DPM问题将需要及时诊断。产品或设计工程团队将需要确定产生问题的原因，如是不是在IC测试过程中遗漏了某条路径，是不是处理和工艺可靠性出现了问题、还是出现了其它一些情况。问题的解决可能需要与你的所有供应商进行交流，因此选择愿意在提高成品率和解决缺陷问题方面展开合作的供应商是非常重要的。
晶圆需求
在任何情况下，第一级故障分析(FA)都是COT客户的责任，而大范围的FA则需要外包。作为业务的一部分，许多ASIC公司都提供FA服务。在ASIC模式下，当你需要5万件产品时，你将向ASIC供应商下一份5万件产品的购买定单。而在COT模式下，事情并不如此简单。假定在制造到定购(make-to-order)模式(没有库存)下，你将首先需要根据预计的总成品率(晶圆分拣和最终测试成品率)将定单需求转换为晶圆需求。由于成品率将随时间而轻微改变，因此你还需要考虑这个因素。
例如，假设你需要5万片产品，每块晶圆产出1,000个原始裸片，晶圆分拣成品率为75.7%，那么最终测试成品率将为99.5%。你将需要50,000/(1,000×0.757×0.995)=66.4块晶圆。因为每批晶圆通常是25块晶圆的整数倍，所以你将不得不按75块晶圆来定购，超出的材料可能需要以晶圆或成品的形式列入清单。
不过，你可能永远也不能准确地得到你所定购数量的产品。例如，如果你计划订5万片产品，你可能会得到51,327或 49,368片。因此你应该就客户和供应商购买订单的执行情况与产品销售部门以及财务部门进行积极的对话。当生产的材料过多时，你就会有库存，而这必须作为整个工作进度的一部分进行管理。
在COT模式下，正确地预测和规划材料是一项极具挑