通过噪声分析发现隐藏的时序错误
当前复杂IC设计已进入超深亚微米(UDSM)阶段(0.18μm以下)，设计人员必须要采用能对噪声进行处理的分析方法，这样才能在UDSM系统级芯片上获得时序收敛。在这种超高密度高速SoC环境下，测量串扰的影响对于确定设计能否在所要求的性能水平正常工作是至关重要的。
随着芯片工艺尺寸逐渐缩小而时钟频率越来越高，串扰噪声对复杂数字电路的影响也越来越大，给设计人员提出了新的挑战。人们发现那些即使已经通过现有EDA工具时序分析的线路，也常常会因为串扰或信号完整性问题而失效。
在时序确认时，IC设计人员通常使用静态时序分析进行时序验证。但遗憾的是，现有静态时序工具忽略了一个重要的UDSM电路边缘效应——串扰，它是在相邻导线同时进行转换时所产生的干扰信号。串扰效应由于扭曲了波形且改变其持续时间，会大大影响转换信号的完整性，如果这种电性效应在时序分析中不能得到解决，那么电路即使通过传统的时序分析，在硅片制造完成后也常常会失效。由于最后测量到的硅片性能与时序工具先前预测的大不相同，所以采用UDSM工艺技术的设计人员发现硅片制造完之后还需要再做一些额外设计，无法按预期完成设计已成为SoC产品延迟发布的主要原因之一。
不幸的是，噪声和信号完整性效应的影响还将随着不断提高的精密UDSM工艺和当今SoC发展趋势而增长。伴随着每次新一代UDSM工艺技术的出现，特性尺寸、线宽和线间距都将进一步缩小，而裸片大小相对保持不变，因为在硅片系统时代设计人员将充分利用空间把更多功能挤进SoC中，所以尽管间距不断减小，平均线长相对变化并不大。
另外，每一次线宽缩小还意味着线路总电容降低，相应增加横向耦合所表示的线电容部分。对性能改进要求的不断提高意味着时钟频率更高以及转换信号更快，从而更加加剧了问题的恶化程度。信号转换越快，耦合到相邻线路的电路噪声就越多，因此在这种超高密度高速SoC环境下，测量串扰的影响对于确定设计能否在所要求的性能水平正常工作是至关重要的。
串扰效应
从图1电路的波形图中(图2)可以看到，由串扰造成的额外延迟比没有串扰的门电路延迟大，事实上这并不是个别现象，因为串扰完全改变信号延迟是很常见的。如果受影响信号是关键最大延迟路径的一部分，那么由串扰造成的额外延迟将因为信号到达锁存器/触发器太晚而使设置失败。
串扰也可能减少延迟(图3)。如果噪声事件发生在关键最小延迟路径上，数据将因提前到达锁存器/触发器导致冲突。设置失败当然是我们不希望的，可通过降低时钟频率避免，这是以降低SoC整体性能为代价；另外一种解决冲突的方法是更换硅掩膜，而这在金钱和时间上的花费都是相当庞大的。
要准确说明串扰对延迟的影响，设计人员需要特殊技术来处理UDSM设计中的大量寄生数据，例如干扰信号转换时出现的非单调波形，以及干扰信号和受影响信号之间复杂的时序和逻辑关系等。分析串扰引起的延迟首先从确认潜在受影响信号网络开始，该网络应有足够的耦合电容保证可以进行研究。通过高级互连分析技术，串扰分析工具(如CadMOS的CeltIC)可对设计进行分析，找出干扰噪声超过规定限度的网络。下一步，该工具模拟驱动器和接收器，计算每个受影响网络的典型延迟，同时所有可能的干扰网络保持静止状态；然后串扰分析工具将干扰网络的方向转换为与受影响网络相同，计算出最小延迟减少量，最后再以相反方向计算最大延迟增加量。
所测串扰对延迟的影响实际上就是典型延迟情况和最小与最大延迟情况之间的差，影响这些计算结果的主要因素包括：受影响信号和干扰信号的转换速度及干扰转换相对于受影响信号转换的调整情况。
当受影响网络有多个耦合电容不同的干扰信号时，预测最坏情况“延迟噪声”的影响变得更加复杂。通常最坏串扰情况发生在所有干扰信号都以同一方向发生转换的时候，此时它们的噪声峰值相互叠加，但是由于信号到达时间不同以及信号的专用性，这种最坏情况不会发生。为了避免过高估计串扰影响，分析工具要说明将干扰信号归到一起时可能的信号转换时间间隔。
智能因素
虽然用工具可以将转换窗口和逻辑关系分解到计算中去，但它仍可能过高估计延迟噪声的影响。例如若一个受影响信号以直角方式连到一个多位总线上，则受影响线路和总线之间的每一个交点处都会有少量耦合电容出现。
小的耦合单独看可以忽略不计，但所有影响合在一起却是不容忽视的。当总线所有位同时转换时就会发生最坏串扰情况，不过除非总线是专门设计成这样，通常总线位同时以同一方向转换的机会是非常小的。但这些小耦合都不能忽略，任何可能发生的同时转换都将产生非常糟糕的延迟噪声结果，所以许多工具都要说明计算延迟噪声影响时同时转换的统计概率。
串扰延迟显然取决于信号的到达时间和它们的转换速度，因此要正确分析一个电路真实的时序规律必然需要将串扰延迟效应结合到时序分析中。串扰和时序的这种相互依赖性表明，对时序进行准确验证需要一种能够解释这两种影响的方法。
最有前景的验证方法是反映噪声的时序分析，它可以在串扰噪声分析和时序分析之间转换，并将每个分析的结果传给另外一方。这种迭代方法以最坏情况为前提假设，通过迭代不断修正结果。设计人员首先假设所有干扰网络按最快的可能进行转换，但忽略它和受影响网络之间的时序关系，找出串扰影响的最坏情况；下一步将这个最坏情况噪声结果带到没有出现这种情况的时序中，得到带时序的最坏情况噪声。设计人员用这些结果生成更为精确的转换窗口，反过来这些转换窗口又用于下一个噪声计算迭代中，直到分析结果收敛，通常几次迭代后就会收敛。
图像处理器
我们用反映噪声的时序分析方法分析了一个0.18微米图像处理器的一个模块，该模块包括3万种放置情况(42万个晶体管)、32,000个逻辑网络(99万个物理节点)和300万个寄生元件(250万个带有耦合电容)。该模块在不考虑噪声影响时满足所有执行时序分析所确定的时序目标，引入噪声分析后，第一次迭代发现12.5%的网络受到噪声影响，延迟δ范围从100ps到260ps。把这些递增的延迟变化送入静态时序分析，又发现11条路径设置失效，最坏情况下路径延迟达到670ps。接着用第一次静态时序迭代的时序窗口和转换时间进行噪声分析第二次迭代，得出报告网络总共有6.25%受到串扰影响而发生延迟，将延迟变化送入静态时序得到10个失效路径；第三次迭代也是10个失效路径，表明过程收敛。
这些结果表明串扰效应将极大影响数字电路的时序，而且随着设计人员转向更小工艺技术和更快时钟频率，这种影响还会大幅增加。实际上噪声效应可轻易将时序结果改变20%，因此在硅片生产之前，反映噪声的时序分析对于复杂高速SoC的精确时序收敛是非常关键的。
作者：Charlie Huang
董事长兼首席执行官
CadMOS Technologies
随着芯片工艺尺寸逐渐缩小而时钟频率越来越高，串扰噪声对复杂数字电路的影响也越来越大，给设计人员提出了新的挑战。人们发现那些即使已经通过现有EDA工具时序分析的线路，也常常会因为串扰或信号完整性问题而失效。
在时序确认时，IC设计人员通常使用静态时序分析进行时序验证。但遗憾的是，现有静态时序工具忽略了一个重要的UDSM电路边缘效应——串扰，它是在相邻导线同时进行转换时所产生的干扰信号。串扰效应由于扭曲了波形且改变其持续时间，会大大影响转换信号的完整性，如果这种电性效应在时序分析中不能得到解决，那么电路即使通过传统的时序分析，在硅片制造完成后也常常会失效。由于最后测量到的硅片性能与时序工具先前预测的大不相同，所以采用UDSM工艺技术的设计人员发现硅片制造完之后还需要再做一些额外设计，无法按预期完成设计已成为SoC产品延迟发布的主要原因之一。
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另外，每一次线宽缩小还意味着线路总电容降低，相应增加横向耦合所表示的线电容部分。对性能改进要求的不断提高意味着时钟频率更高以及转换信号更快，从而更加加剧了问题的恶化程度。信号转换越快，耦合到相邻线路的电路噪声就越多，因此在这种超高密度高速SoC环境下，测量串扰的影响对于确定设计能否在所要求的性能水平正常工作是至关重要的。
串扰效应
从图1电路的波形图中(图2)可以看到，由串扰造成的额外延迟比没有串扰的门电路延迟大，事实上这并不是个别现象，因为串扰完全改变信号延迟是很常见的。如果受影响信号是关键最大延迟路径的一部分，那么由串扰造成的额外延迟将因为信号到达锁存器/触发器太晚而使设置失败。
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要准确说明串扰对延迟的影响，设计人员需要特殊技术来处理UDSM设计中的大量寄生数据，例如干扰信号转换时出现的非单调波形，以及干扰信号和受影响信号之间复杂的时序和逻辑关系等。分析串扰引起的延迟首先从确认潜在受影响信号网络开始，该网络应有足够的耦合电容保证可以进行研究。通过高级互连分析技术，串扰分析工具(如CadMOS的CeltIC)可对设计进行分析，找出干扰噪声超过规定限度的网络。下一步，该工具模拟驱动器和接收器，计算每个受影响网络的典型延迟，同时所有可能的干扰网络保持静止状态；然后串扰分析工具将干扰网络的方向转换为与受影响网络相同，计算出最小延迟减少量，最后再以相反方向计算最大延迟增加量。
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当受影响网络有多个耦合电容不同的干扰信号时，预测最坏情况“延迟噪声”的影响变得更加复杂。通常最坏串扰情况发生在所有干扰信号都以同一方向发生转换的时候，此时它们的噪声峰值相互叠加，但是由于信号到达时间不同以及信号的专用性，这种最坏情况不会发生。为了避免过高估计串扰影响，分析工具要说明将干扰信号归到一起时可能的信号转换时间间隔。
智能因素
虽然用工具可以将转换窗口和逻辑关系分解到计算中去，但它仍可能过高估计延迟噪声的影响。例如若一个受影响信号以直角方式连到一个多位总线上，则受影响线路和总线之间的每一个交点处都会有少量耦合电容出现。
小的耦合单独看可以忽略不计，但所有影响合在一起却是不容忽视的。当总线所有位同时转换时就会发生最坏串扰情况，不过除非总线是专门设计成这样，通常总线位同时以同一方向转换的机会是非常小的。但这些小耦合都不能忽略，任何可能发生的同时转换都将产生非常糟糕的延迟噪声结果，所以许多工具都要说明计算延迟噪声影响时同时转换的统计概率。
串扰延迟显然取决于信号的到达时间和它们的转换速度，因此要正确分析一个电路真实的时序规律必然需要将串扰延迟效应结合到时序分析中。串扰和时序的这种相互依赖性表明，对时序进行准确验证需要一种能够解释这两种影响的方法。
最有前景的验证方法是反映噪声的时序分析，它可以在串扰噪声分析和时序分析之间转换，并将每个分析的结果传给另外一方。这种迭代方法以最坏情况为前提假设，通过迭代不断修正结果。设计人员首先假设所有干扰网络按最快的可能进行转换，但忽略它和受影响网络之间的时序关系，找出串扰影响的最坏情况；下一步将这个最坏情况噪声结果带到没有出现这种情况的时序中，得到带时序的最坏情况噪声。设计人员用这些结果生成更为精确的转换窗口，反过来这些转换窗口又用于下一个噪声计算迭代中，直到分析结果收敛，通常几次迭代后就会收敛。
图像处理器
我们用反映噪声的时序分析方法分析了一个0.18微米图像处理器的一个模块，该模块包括3万种放置情况(42万个晶体管)、32,000个逻辑网络(99万个物理节点)和300万个寄生元件(250万个带有耦合电容)。该模块在不考虑噪声影响时满足所有执行时序分析所确定的时序目标，引入噪声分析后，第一次迭代发现12.5%的网络受到噪声影响，延迟δ范围从100ps到260ps。把这些递增的延迟变化送入静态时序分析，又发现11条路径设置失效，最坏情况下路径延迟达到670ps。接着用第一次静态时序迭代的时序窗口和转换时间进行噪声分析第二次迭代，得出报告网络总共有6.25%受到串扰影响而发生延迟，将延迟变化送入静态时序得到10个失效路径；第三次迭代也是10个失效路径，表明过程收敛。
这些结果表明串扰效应将极大影响数字电路的时序，而且随着设计人员转向更小工艺技术和更快时钟频率，这种影响还会大幅增加。实际上噪声效应可轻易将时序结果改变20%，因此在硅片生产之前，反映噪声的时序分析对于复杂高速SoC的精确时序收敛是非常关键的。
作者：Charlie Huang
董事长兼首席执行官
CadMOS Technologies
（编辑 Tina）