一种具有高频低相位噪声性能的频率合成器设计
摘 要: 在无人机着陆系统中需要一种高频稳度的频率合成器，本文基于集成锁相环PE3240芯片设计了一种具有高频低相位噪声性能的频率合成器, 并对影响相位噪声的因素进行了分析，电路测试结果表明设计达到了预期要求。
关键词: 频率合成器，相位噪声，无人机，着陆系统
1 引言
在当今世界军事革命中，无人机已经成为一种新的空中战斗力量出现在世界军事舞台，由于它具有体积小，重量轻，隐蔽性好，造价低廉，不惧伤亡等优点，因此越来越受到世界各国的广泛重视。随着高新技术和新一代电子元器件应用于无人机，无人机技术取得了突破性进展。着陆系统在无人机起降中具有重要作用，它的性能好坏会直接影响到无人机的安全性。着陆系统的关键技术有很多，具有高频低相噪的频率合成器就是其中的一个关键技术。传统的采用分立元件实现的频率合成器可靠性低、体积和功耗大、成本高，不能满足无人机着陆系统的要求。为了确保着陆系统的高可靠性，必须设计一种高频低相噪频率合成器作为频率源。随着用于频率合成的大规模集成电路的出现，设计一种兼顾可靠性、体积、功耗和成本的频率合成器已经能够实现。这种频率合成器通常是采用集成了参考分频器、程序分频器、鉴相器、逻辑控制、锁定指示器等模块的芯片，再加上参考频率源、VCO、环路滤波器及前置预分频器来实现的，这种模块化设计的频率合成器容易实现，具有广阔的应用前景。
2 频率合成器实现
2.1 系统设计要求
本文要设计多个无人机着陆系统的频率合成器，各个频率合成器产生的频率不同，但是原理相同。为了方便说明，本文只以其中一个频率合成器为例来说明设计方法。
无人机着陆系统的一个发射机如图1所示，系统所需的频率范围为905.1～932.4MHz，它由来自频率合成器的输出与63MHz中频信号上变频后滤波放大得到，分为40个波道，每个波道频率间隔为0.7MHz，系统要求频率合成器的输出频率为842.1～869.4MHz，而且能通过外部面板控制。
由于该着陆系统的其他功能部分使用了单片机AT89C52，因此该频率合成器的控制码可通过对单片机编程来实现，控制码的程序也比较简单，又节省了器件。在对比了诸多大规模集成锁相环芯片的性能后，最终选择了Peregrine公司的集成锁相环芯片PE3240来设计所需的频率合成器。
2.2 PE3240原理
集成锁相环芯片PE3240是Peregrine公司生产的一种高性能整数分频PLL芯片,它采用了UltraCMOS制作工艺，频率合成能力最高可达2.2 GHz，具有功耗低、超低相位噪声、杂散小、分频频率高、编程灵活方便等优点, 成为了无线本地环路基站、LMDS系统和其他要求很高的陆基系统的理想选择。
PE3240由10/11双模前置分频器、主计数器M、参考计数器R、辅计数器A、鉴相器和控制逻辑组成。辅助计数器A用于模式选择控制逻辑，双模前置分频器通过模式选择确定对VCO输出频率10分频还是11分频，主计数器M和参考计数器R的分频数值由单片机通过串口送到芯片内部的寄存器中，两计数器分别对双模前置分频器的输出频率和参考频率进行分频，输出两路信号分别为fp和fc送到鉴相器，鉴相器鉴相后产生上下频率控制信号，该信号通过环路滤波后，反馈到VCO以控制振荡器的振荡频率。
2.3 频率合成器的设计
根据系统要求和PE3240原理，设计的频率合成器框图如图2所示：
考虑到系统的波道频率间隔为0.7MHz，根据PE3240的R分频值范围，确定选择频稳度较好的28MHz晶振作为参考频率源，压控振荡器采用三极管、变容二极管等分立元件实现，选择合适的电容和电感，使VCO谐振频率在800MHz～1GHz范围内，这样环路容易锁定。来自AT89C52的频率控制码通过串口写入PE3240的内部寄存器,前置分频器和M计数器对VCO输出频率Fin进行10×(M+1)次分频,作为一路鉴相输入，R计数器将参考频率fr进行(R+1)次分频作为另一路鉴相输入,鉴相器对两路信号的频率及相位进行比较，如果不相等则以误差电平输出，同时在锁定指示端输出一个高电平。环路滤波器是由运算放大器组成，鉴相误差电平经过环路滤波器, 对噪声和杂散等干扰进行抑制后得到VCO的控制电压, VCO前端的变容二极管对电压变化非常敏感，环路滤波器的输出可以控制电压的变化使变容二极管的电容值发生变化，从而使得VCO的谐振频率改变，变化后VCO的输出再送到PE3240进行鉴相，得到变化后的误差电平，再反馈回来继续修正VCO的谐振频率，直到锁定为止。如果要改变系统的工作波道，只需通过面板按键改变单片机控制数据即可实现。
2.4 频率合成器性能分析
相位噪声是衡量频率合成器性能的主要指标，无人机着陆系统对频率合成器的输出频率稳定度要求很高，即要求相位噪声非常小，在电路设计中分析影响相位噪声的各种因素是非常必要的。
PE3240需要一个参考频率源，R计数器对参考频率源分频后，作为鉴相信号输入到芯片内的鉴相器，如果参考频率源的频稳度差，通过R计数器分频后的输出频率也会不稳定，鉴相器输出的误差电平将有较大起伏，从而影响VCO的谐振频率稳定度，锁相环容易失锁，频谱仪上看到的其他频率分量较大。因此，在设计之初要选择一个稳定度很好的晶振，并且要接地良好。本文选用的28MHz晶振，稳定度很好，采用了屏蔽设计方法，减小外界对输出频率的干扰。
影响相位噪声的另一个重要因素是环路滤波器。在环路带宽内，鉴相器强迫VCO跟踪参考频率，将参考频率源的相位噪声带到VCO上。由于鉴相器噪声基底通常比参考频率源的相位噪声高，因此这一过程受到鉴相器噪声基底的支配。由于补偿频率高于环路带宽，环路就不能很好的跟踪参考频率，总的相位噪声等于VCO的相位噪声, 因此要将环路带宽设置在鉴相器噪声基底与VCO自由振荡时相位噪声的交叉点上。过宽和过窄的环路带宽虽然对VCO的相位噪声有一定的改善，但不能很好地提高PLL的相位噪声性能。环路带宽在设计时一般不能达到预期要求，可以通过在鉴相器两输出之间接一个电位器，电位器的抽头接地，通过调节电位器使相位噪声达到最小状态。
3 电路测试
测试时将系统设为第一波道，频率合成器锁定的频率应为842.1MHz，从图3可知3dB带宽在1kHz以内，中心频率频谱幅度≥-6dBm，偏离中心频率1 kHz处频谱比中心频谱小40dBm以上，相位噪声很低。从系统开机到频率合成器锁定，所用时间非常短，结果表明设计非常成功。
4 结束语
高频低相噪频率合成器是无人机着陆系统的一个关键技术，如果设计不当，频率不稳定或噪声太高，都会影响着陆系统的测距和定位精度，本文采用集成锁相环频率合成芯片PE3240设计的频率合成器，可通过单片机编程，频率高且相位噪声极低，成本小，实现容易。调试结果表明，该频率合成器设计合理，性能很好，成功的应用于实际。
本文创新点: 通常采用分立器件的频率合成器相位噪声较大，而采用一般集成器件的频率合成器频率又不太高，频稳度大于20kHz。本文通过多次试验，为无人机着陆系统设计了一种频率高且相位噪声非常低的频率合成器，频稳度在1kHz左右，使无人机着陆系统达到所需的精度。
参 考 文 献
[1] PE3240 2.2 GHz UltraCMOS Integer-N PLL for Product Description Low Phase Noise Applications. Peregrine’s PE3240 datasheet.
[2] 张伟.采用DDS＋PLL技术实现的L波段频率合成器.微计算机信息(CONTROL & AUTOMATION). 2005年,21卷,11Z期.
[3] 赵颖辉,袁安民,戚云军.一种基于PE3236的L 波段频率合成器的设计与实现[J].现代电子技术.2004
[4] 方立军,徐光争,马骏.低相噪数字锁相间接频率合成器的研究[J].现代雷达.2000,(10)
[5] 万心平,张厥盛.集成锁相环路--原理、特性、应用[M].北京:人民邮电出版社,1990
[6] 陈风波,冒燕,李海鸿.基于FPGA的直接数字频率合成器的设计. 微计算机信息(CONTROL & AUTOMATION).2006年,02Z期.
关键词: 频率合成器，相位噪声，无人机，着陆系统
1 引言
在当今世界军事革命中，无人机已经成为一种新的空中战斗力量出现在世界军事舞台，由于它具有体积小，重量轻，隐蔽性好，造价低廉，不惧伤亡等优点，因此越来越受到世界各国的广泛重视。随着高新技术和新一代电子元器件应用于无人机，无人机技术取得了突破性进展。着陆系统在无人机起降中具有重要作用，它的性能好坏会直接影响到无人机的安全性。着陆系统的关键技术有很多，具有高频低相噪的频率合成器就是其中的一个关键技术。传统的采用分立元件实现的频率合成器可靠性低、体积和功耗大、成本高，不能满足无人机着陆系统的要求。为了确保着陆系统的高可靠性，必须设计一种高频低相噪频率合成器作为频率源。随着用于频率合成的大规模集成电路的出现，设计一种兼顾可靠性、体积、功耗和成本的频率合成器已经能够实现。这种频率合成器通常是采用集成了参考分频器、程序分频器、鉴相器、逻辑控制、锁定指示器等模块的芯片，再加上参考频率源、VCO、环路滤波器及前置预分频器来实现的，这种模块化设计的频率合成器容易实现，具有广阔的应用前景。
2 频率合成器实现
2.1 系统设计要求
本文要设计多个无人机着陆系统的频率合成器，各个频率合成器产生的频率不同，但是原理相同。为了方便说明，本文只以其中一个频率合成器为例来说明设计方法。
无人机着陆系统的一个发射机如图1所示，系统所需的频率范围为905.1～932.4MHz，它由来自频率合成器的输出与63MHz中频信号上变频后滤波放大得到，分为40个波道，每个波道频率间隔为0.7MHz，系统要求频率合成器的输出频率为842.1～869.4MHz，而且能通过外部面板控制。
由于该着陆系统的其他功能部分使用了单片机AT89C52，因此该频率合成器的控制码可通过对单片机编程来实现，控制码的程序也比较简单，又节省了器件。在对比了诸多大规模集成锁相环芯片的性能后，最终选择了Peregrine公司的集成锁相环芯片PE3240来设计所需的频率合成器。
2.2 PE3240原理
集成锁相环芯片PE3240是Peregrine公司生产的一种高性能整数分频PLL芯片,它采用了UltraCMOS制作工艺，频率合成能力最高可达2.2 GHz，具有功耗低、超低相位噪声、杂散小、分频频率高、编程灵活方便等优点, 成为了无线本地环路基站、LMDS系统和其他要求很高的陆基系统的理想选择。
PE3240由10/11双模前置分频器、主计数器M、参考计数器R、辅计数器A、鉴相器和控制逻辑组成。辅助计数器A用于模式选择控制逻辑，双模前置分频器通过模式选择确定对VCO输出频率10分频还是11分频，主计数器M和参考计数器R的分频数值由单片机通过串口送到芯片内部的寄存器中，两计数器分别对双模前置分频器的输出频率和参考频率进行分频，输出两路信号分别为fp和fc送到鉴相器，鉴相器鉴相后产生上下频率控制信号，该信号通过环路滤波后，反馈到VCO以控制振荡器的振荡频率。
2.3 频率合成器的设计
根据系统要求和PE3240原理，设计的频率合成器框图如图2所示：
考虑到系统的波道频率间隔为0.7MHz，根据PE3240的R分频值范围，确定选择频稳度较好的28MHz晶振作为参考频率源，压控振荡器采用三极管、变容二极管等分立元件实现，选择合适的电容和电感，使VCO谐振频率在800MHz～1GHz范围内，这样环路容易锁定。来自AT89C52的频率控制码通过串口写入PE3240的内部寄存器,前置分频器和M计数器对VCO输出频率Fin进行10×(M+1)次分频,作为一路鉴相输入，R计数器将参考频率fr进行(R+1)次分频作为另一路鉴相输入,鉴相器对两路信号的频率及相位进行比较，如果不相等则以误差电平输出，同时在锁定指示端输出一个高电平。环路滤波器是由运算放大器组成，鉴相误差电平经过环路滤波器, 对噪声和杂散等干扰进行抑制后得到VCO的控制电压, VCO前端的变容二极管对电压变化非常敏感，环路滤波器的输出可以控制电压的变化使变容二极管的电容值发生变化，从而使得VCO的谐振频率改变，变化后VCO的输出再送到PE3240进行鉴相，得到变化后的误差电平，再反馈回来继续修正VCO的谐振频率，直到锁定为止。如果要改变系统的工作波道，只需通过面板按键改变单片机控制数据即可实现。
2.4 频率合成器性能分析
相位噪声是衡量频率合成器性能的主要指标，无人机着陆系统对频率合成器的输出频率稳定度要求很高，即要求相位噪声非常小，在电路设计中分析影响相位噪声的各种因素是非常必要的。
PE3240需要一个参考频率源，R计数器对参考频率源分频后，作为鉴相信号输入到芯片内的鉴相器，如果参考频率源的频稳度差，通过R计数器分频后的输出频率也会不稳定，鉴相器输出的误差电平将有较大起伏，从而影响VCO的谐振频率稳定度，锁相环容易失锁，频谱仪上看到的其他频率分量较大。因此，在设计之初要选择一个稳定度很好的晶振，并且要接地良好。本文选用的28MHz晶振，稳定度很好，采用了屏蔽设计方法，减小外界对输出频率的干扰。
影响相位噪声的另一个重要因素是环路滤波器。在环路带宽内，鉴相器强迫VCO跟踪参考频率，将参考频率源的相位噪声带到VCO上。由于鉴相器噪声基底通常比参考频率源的相位噪声高，因此这一过程受到鉴相器噪声基底的支配。由于补偿频率高于环路带宽，环路就不能很好的跟踪参考频率，总的相位噪声等于VCO的相位噪声, 因此要将环路带宽设置在鉴相器噪声基底与VCO自由振荡时相位噪声的交叉点上。过宽和过窄的环路带宽虽然对VCO的相位噪声有一定的改善，但不能很好地提高PLL的相位噪声性能。环路带宽在设计时一般不能达到预期要求，可以通过在鉴相器两输出之间接一个电位器，电位器的抽头接地，通过调节电位器使相位噪声达到最小状态。
3 电路测试
测试时将系统设为第一波道，频率合成器锁定的频率应为842.1MHz，从图3可知3dB带宽在1kHz以内，中心频率频谱幅度≥-6dBm，偏离中心频率1 kHz处频谱比中心频谱小40dBm以上，相位噪声很低。从系统开机到频率合成器锁定，所用时间非常短，结果表明设计非常成功。
4 结束语
高频低相噪频率合成器是无人机着陆系统的一个关键技术，如果设计不当，频率不稳定或噪声太高，都会影响着陆系统的测距和定位精度，本文采用集成锁相环频率合成芯片PE3240设计的频率合成器，可通过单片机编程，频率高且相位噪声极低，成本小，实现容易。调试结果表明，该频率合成器设计合理，性能很好，成功的应用于实际。
本文创新点: 通常采用分立器件的频率合成器相位噪声较大，而采用一般集成器件的频率合成器频率又不太高，频稳度大于20kHz。本文通过多次试验，为无人机着陆系统设计了一种频率高且相位噪声非常低的频率合成器，频稳度在1kHz左右，使无人机着陆系统达到所需的精度。
参 考 文 献
[1] PE3240 2.2 GHz UltraCMOS Integer-N PLL for Product Description Low Phase Noise Applications. Peregrine’s PE3240 datasheet.
[2] 张伟.采用DDS＋PLL技术实现的L波段频率合成器.微计算机信息(CONTROL & AUTOMATION). 2005年,21卷,11Z期.
[3] 赵颖辉,袁安民,戚云军.一种基于PE3236的L 波段频率合成器的设计与实现[J].现代电子技术.2004
[4] 方立军,徐光争,马骏.低相噪数字锁相间接频率合成器的研究[J].现代雷达.2000,(10)
[5] 万心平,张厥盛.集成锁相环路--原理、特性、应用[M].北京:人民邮电出版社,1990
[6] 陈风波,冒燕,李海鸿.基于FPGA的直接数字频率合成器的设计. 微计算机信息(CONTROL & AUTOMATION).2006年,02Z期.