高速数模转换器TQ6124的原理与应用
1引言
TQ6124是一种高速高精度的数模转换器芯片。它具有14位数据位并采用分段结构将数据位分成最高4位、中间3位和最低7位。TQ6124可对各段的数据采用不同的数模转换方法，其内部集成有高精度的电流源和高精度电阻，以保证数模转换的精度。TQ6124转换速度可达到1GSa／s。该芯片设计灵活，使用方便，只需增加一、二块集成电路和少量的外围电路，即可构成一个完整且性能很高的数模转换器。
2 TQ6124的结构特点及引脚功能
2 ．1 TQ6124的结构
TQ6124主要由锁存器、编码器、延时器、电流源、电流开关阵列、R～2R电阻网络等电路组成。图1所示是其内部结构框图。TQ6124的主要特点如下：
●数模转换速率高达1GSa／s；
●具有14位数据位；
●具有1G的模拟信号带宽；
●输出可直接作为射频的前端；
●时钟和数字数据为ECL电平；
●采用44脚QFP封装。
2．2 TQ6124的引脚说明
图2为TQ6124的引脚排列图，各引脚的功能说明如下（括号中的数字为引脚号）：
Vss（1、11、12、33、34、44）：数字电源输入端，通常接－5V。电源滤波的旁路电容应尽可能靠近电源脚，并直接连接到地；
VAA（21、23、24）：－12V模拟电源输入端；
DGND（6、7、8、28、29、37、40）：数字地；
AGND（13、15、18、19）：模拟地；
D13～D0：数字信号输入端，其中D13为数据最高位，D0为数据最低位；
CLK、NCLK（9、10）：差分时钟输入端；
NV0、V0（16、17）：模拟信号输出端，为差分信号；
IREF（14）：参考电流输入端，直接连接到模拟地，是开关阵列的虚拟电流源；
VSNS（20）：判断电压输出端，芯片正常工作时有输出，且Vsns＝VREF；
VREF（21）：电压基准输入端，一般设计为－9V，当VREF＝－9V时，输出的模拟信号峰－峰值为1V；
Midtrim（25）：调整中间数据位的电压输入端，以调整波形，可选；
Lsbtrim（26）：调整低位数据位的电压输入端，以调整波形，可选；
ECLref（27）：可选的ECL电平参考电压输入端，当数字数据和时钟为ECL电平时，该脚悬空，芯片内部可产生－1．34V的电压。
3 TQ6124的外围电路设计
TQ6124使用灵活方便，只需一块电压基准芯片和一块运算放大器及少量的外围电路即可（如图3所示）。这两块集成电路的主要用途是为数模转换芯片提供参考电压。在数模转换器中，参考电压的精度、稳定性和抖动对所产生的模拟信号的精度、稳定性和抖动有很大的影响。特别是该芯片具有的14位的数据位对参考电压的性能更加敏感。AD586为AD公司生产的电压基准芯片，它性能好，误差峰－峰值只有4μV，可以满足TQ6124的14位精度的参考电压要求。该电压基准（AD586）的输出与芯片的反馈输出VSENSE通过运算放大器MC34071可构成负反馈电路，以将VREF稳定在－9V，因而可进一步减小外部电源细微变化对其所造成的影响，从而保证输出模拟信号的精度和稳定性。
4应用说明
虽然TQ6124使用简单，对外部条件的要求也并不苛刻，而且调试方便。但在具体设计电路时，尤其是在印刷电路板的布局布线上，一定要注意遵循一定的设计规则，否则其干扰可能会很大，严重时会导致输出的模拟信号质量很差，且信噪比很低。因此，使用时应注意以下几个方面问题：
（1）电源的去耦：一般在设计该电路时，模拟电源、数字电源、时钟电源都要采用0．01μF的电容来对各自的地进行旁路去耦。去耦电容应尽量靠近芯片电源的输入端，最好采用表面贴装元件以减小引线带来的干扰，且电容和芯片应在同一层面上，以减少寄生的电感和电容。
（2）地的处理：模拟地、数字地和时钟地应分别连接，这样有助于消除数据和时钟间的干扰，并应使用具有完整而独立的地平面的多层电路板，以保证高速信号的完整性。各地平面之间的阻抗应尽可能小，两两之间的交流和直流压差应低于0．3V。模拟地、时钟地都应与数字地在电源输入端单点连接，通常可采用磁珠连接或直接连接，以避免各地之间的干扰。
（3）高速信号的端接：在高速数字系统中，传输线上阻抗不匹配会引起信号反射。减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配，从而使源反射系数或负载反射系数接近于零。因此输入的高速ECL时钟和高速ECL数字信号在输入芯片前一定要进行端接，以减小反射。
（4）散热处理：由于TQ6124芯片的功耗较大，因此在设计电路时一定要加上散热片，以保证芯片能够正常工作。
（5）高速数字信号线和时钟线应尽量远离模拟信号线，数字信号线的周围应布数字地，同样模拟信号线周围应布模拟地，时钟周围布时钟地，以此来避免各信号间的干扰。
（6）所有的信号线都应尽可能短，如果信号线太长，则线间的串扰就可能会较大。
此外，在芯片的应用过程中，还需特别注意的 是：由于芯片锁存数据是在时钟的下降沿进行的，其时钟与数据的时序关系如图4所示，因此，为了保证数据的正确性，数据的变化最好在时钟上升沿完成，以确保芯片在采样数据时有足够的建立时间。
TQ6124是一种高速高精度的数模转换器芯片。它具有14位数据位并采用分段结构将数据位分成最高4位、中间3位和最低7位。TQ6124可对各段的数据采用不同的数模转换方法，其内部集成有高精度的电流源和高精度电阻，以保证数模转换的精度。TQ6124转换速度可达到1GSa／s。该芯片设计灵活，使用方便，只需增加一、二块集成电路和少量的外围电路，即可构成一个完整且性能很高的数模转换器。
2 TQ6124的结构特点及引脚功能
2 ．1 TQ6124的结构
TQ6124主要由锁存器、编码器、延时器、电流源、电流开关阵列、R～2R电阻网络等电路组成。图1所示是其内部结构框图。TQ6124的主要特点如下：
●数模转换速率高达1GSa／s；
●具有14位数据位；
●具有1G的模拟信号带宽；
●输出可直接作为射频的前端；
●时钟和数字数据为ECL电平；
●采用44脚QFP封装。
2．2 TQ6124的引脚说明
图2为TQ6124的引脚排列图，各引脚的功能说明如下（括号中的数字为引脚号）：
Vss（1、11、12、33、34、44）：数字电源输入端，通常接－5V。电源滤波的旁路电容应尽可能靠近电源脚，并直接连接到地；
VAA（21、23、24）：－12V模拟电源输入端；
DGND（6、7、8、28、29、37、40）：数字地；
AGND（13、15、18、19）：模拟地；
D13～D0：数字信号输入端，其中D13为数据最高位，D0为数据最低位；
CLK、NCLK（9、10）：差分时钟输入端；
NV0、V0（16、17）：模拟信号输出端，为差分信号；
IREF（14）：参考电流输入端，直接连接到模拟地，是开关阵列的虚拟电流源；
VSNS（20）：判断电压输出端，芯片正常工作时有输出，且Vsns＝VREF；
VREF（21）：电压基准输入端，一般设计为－9V，当VREF＝－9V时，输出的模拟信号峰－峰值为1V；
Midtrim（25）：调整中间数据位的电压输入端，以调整波形，可选；
Lsbtrim（26）：调整低位数据位的电压输入端，以调整波形，可选；
ECLref（27）：可选的ECL电平参考电压输入端，当数字数据和时钟为ECL电平时，该脚悬空，芯片内部可产生－1．34V的电压。
3 TQ6124的外围电路设计
TQ6124使用灵活方便，只需一块电压基准芯片和一块运算放大器及少量的外围电路即可（如图3所示）。这两块集成电路的主要用途是为数模转换芯片提供参考电压。在数模转换器中，参考电压的精度、稳定性和抖动对所产生的模拟信号的精度、稳定性和抖动有很大的影响。特别是该芯片具有的14位的数据位对参考电压的性能更加敏感。AD586为AD公司生产的电压基准芯片，它性能好，误差峰－峰值只有4μV，可以满足TQ6124的14位精度的参考电压要求。该电压基准（AD586）的输出与芯片的反馈输出VSENSE通过运算放大器MC34071可构成负反馈电路，以将VREF稳定在－9V，因而可进一步减小外部电源细微变化对其所造成的影响，从而保证输出模拟信号的精度和稳定性。
4应用说明
虽然TQ6124使用简单，对外部条件的要求也并不苛刻，而且调试方便。但在具体设计电路时，尤其是在印刷电路板的布局布线上，一定要注意遵循一定的设计规则，否则其干扰可能会很大，严重时会导致输出的模拟信号质量很差，且信噪比很低。因此，使用时应注意以下几个方面问题：
（1）电源的去耦：一般在设计该电路时，模拟电源、数字电源、时钟电源都要采用0．01μF的电容来对各自的地进行旁路去耦。去耦电容应尽量靠近芯片电源的输入端，最好采用表面贴装元件以减小引线带来的干扰，且电容和芯片应在同一层面上，以减少寄生的电感和电容。
（2）地的处理：模拟地、数字地和时钟地应分别连接，这样有助于消除数据和时钟间的干扰，并应使用具有完整而独立的地平面的多层电路板，以保证高速信号的完整性。各地平面之间的阻抗应尽可能小，两两之间的交流和直流压差应低于0．3V。模拟地、时钟地都应与数字地在电源输入端单点连接，通常可采用磁珠连接或直接连接，以避免各地之间的干扰。
（3）高速信号的端接：在高速数字系统中，传输线上阻抗不匹配会引起信号反射。减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配，从而使源反射系数或负载反射系数接近于零。因此输入的高速ECL时钟和高速ECL数字信号在输入芯片前一定要进行端接，以减小反射。
（4）散热处理：由于TQ6124芯片的功耗较大，因此在设计电路时一定要加上散热片，以保证芯片能够正常工作。
（5）高速数字信号线和时钟线应尽量远离模拟信号线，数字信号线的周围应布数字地，同样模拟信号线周围应布模拟地，时钟周围布时钟地，以此来避免各信号间的干扰。
（6）所有的信号线都应尽可能短，如果信号线太长，则线间的串扰就可能会较大。
此外，在芯片的应用过程中，还需特别注意的 是：由于芯片锁存数据是在时钟的下降沿进行的，其时钟与数据的时序关系如图4所示，因此，为了保证数据的正确性，数据的变化最好在时钟上升沿完成，以确保芯片在采样数据时有足够的建立时间。