基于CPLD的多次重触发存储测试系统设计

基于CPLD的多次重触发存储测试系统设计

3 CPLD控制电路的设计
　　
　　基于CPLD的多次重触发存储测试系统主要由A／D转换器、存储器、FIFO和控制器CPLD等组成，其中CPLD控制电路由时钟、多次重触发、FIFO地址发生、存储器地址发生、存储器计满，电源管理和计算机通信等模块组成，如图2所示。

　　3．1 控制电路各模块功能

　　(1)电源管理模块 该模块主要控制系统功耗。当系统处于休眠状态时，只有Vcc对CPLD供电；当系统进入正常工作状态时，Vcc，VDD和VEE同时供电，晶振工作，当采样结束，系统关闭VEE，模拟部分进入休眠状态，晶振停止工作。该模块能够满足系统低功耗要求。

　　(2)时钟模块 晶振提供的4 MHz信号经4个二分频器，分别得到2 MHz、1 MHz、500 kHz和250 kHz的时钟信号，由这些信号组合得到A／D转换器的采样信号convst、FIFO的写信号、A／D转换器的读信号ffwr_adread以及FIFO的推地址信号ff_dz，均为250 kHz。

　　(3)多次重触发模块 当外界多次重触发信号m_tri到来后。经D触发器产生的open信号变为高电平，计数器开始计数时钟信号ff_dz，每计8 KB后停止计数，并产生清零信号clr对open信号清零，等待下次触发信号。由时钟信号ff_dz和open信号控制产生的时钟信号clkl作为写存储器时的推地址信号和写信号，open信号取反后接至存储器使能端。

　　(4)FIFO地址发生模块CPLD对FIFO的地址控制由时钟模块ff_dz信号产生，在时钟信号ff_dz的下降沿开始推FIFO地址。

　　(5)存储器地址发生模块 多次重触发模块产生clkl信号作为存储器的推地址信号m_dz推地址，将转换数据写入存储器，写满8 KB后停止写操作，等待下次触发信号。存储器存满512。KB后停止推地址和写操作，等待计算机读数。读数时，计算机每向CPLD发送1个读数脉冲，地址信号向前推进1位，CPLD就从存储器中对应的地址单元读取1个数据。

　　(6)存储器计满模块 当多次重触发信号m_tri到来后，open信号变为高电平，计满8 KB后变为低电平，等待下次触发信号。因此用计数器计数open信号下降沿，计满64个后存储器满信号tc变为高电平。