莱迪思计划通过SRIO规范2.1互连标准

莱迪思计划通过SRIO规范2.1互连标准

　　莱迪思半导体公司近日宣布计划通过使用串行Rapid IO(SRIO)规范2.1互连标准，实现Cavium Networks的OCTEON II CN63XX处理器与LatticeECP3 FPGA系列器件的互操作。SRIO广泛应用于3G/4G无线基站、有线交换机和路由等对于低延迟要求比较高的应用中。Cavium的OCTEON II处理器具有2至6个最先进的第三代硬件加速内核cnMIPS64，以及基于SERDES的I/O，包括SRIO。莱迪思的ECP3器件是具有最低功耗的中档FPGA系列，拥有各种存储器密度、DSP模块和支持SRIO功能的SERDES I/O。

　　Cavium与莱迪思已经开始执行他们的计划，利用SRIO来实现器件间的互操作，两家公司都将对他们所取得的进展发布更新说明。Cavium Networks的高级战略联盟经理，Tasha Castaneda说：“OCTEON II处理器在增加了SRIO接口的同时还拥有各种基于其他标准的接口，提供了一种新的低延迟的连接选择。我们非常高兴莱迪思能加入Cavium的PACE合作体系(Partnership to Accelerate Customer End-solutions，加速终端客户解决方案的合作伙伴)，以便为我们的客户提供强大的FPGA设计解决方案。”

　　莱迪思业务发展总监，Ted Marena表示：“莱迪思很高兴能与Cavium Networks合作。这次SRIO互操作的试验将进一步丰富我们的无线IP。我们正准备为OCTEON II和我们的ECP3系列引入未来的桥接应用，包括SRIO与CPRI、SRIO与PCIe以及SRIO与SGMII的桥接。”