瑞萨通过标准CMOS实现28nm工艺DRAM混载技术

瑞萨电子计划通过该项技术，把由外部供应商面向代工企业的标准CMOS工艺而开发的IP内核，与DRAM一起配备在SoC中。原因是该技术将成为开发负担越来越重的尖端工艺SoC的“短时间低成本开发方法”（瑞萨电子技术开发总部先行研究统括部长渡边启仁）。瑞萨在2010年12月于美国旧金山举行的半导体制造技术国际会议“IEDM 2010”上公布了该项技术的详细情况。

在布线层中嵌入电容器

为实现DRAM混载LSI，迄今需要特殊的制造技术。原因是原来难以在晶体管层和布线层中嵌入DRAM的电容器，需要嵌入电容器的二氧化硅（SiO2）层。具体方法是在晶体管层的上面积层SiO2层并嵌入电容器，然后在其上面设置布线层。

据瑞萨介绍，迄今由于存在该SiO2层，很难与逻辑LSI一样以标准CMOS工艺来制造DRAM混载LSI，制造技术和电路设计的大部分“均采用自主标准”（渡边）。由于难以沿用面向标准CMOS工艺开发的IP内核，所以SoC开发时间的延长和开发成本的增加就无法避免。

因此，瑞萨此次开发出了在布线层的低介电率（low-k）膜中嵌入电容器的方法。由此可以无需SiO2层，并通过与标准CMOS工艺几乎相同的工艺来混载DRAM。基本上，只需在逻辑LSI的布线工艺中追加嵌入电容器这一工艺即可。

该方法与原方法相比，可以轻松支持DRAM混载LSI实现细微化。原因是新方法无需使用旁路连接器（Bypass Contact），由此可以减少寄生电阻和寄生电容。旁路连接器是为了连接逻辑LSI用晶体管和布线层，穿过SiO2层而设置的金属线缆。在28nm以后工艺中，很可能会由于起因于旁路连接器寄生电阻和寄生电容的信号延迟，而导致LSI的处理性能下降。

在low-k膜中嵌入电容器时，存在几个技术课题。最大课题是在low-k膜上开孔、然后通过CVD法嵌入电容器时，金属电极用原料气会扩散到多孔质low-k膜中。这样一来，low-k膜的绝缘破坏强度就会降低。

采用CVD法形成TiN膜时，如果金属原料气扩散到多孔质low-k膜中，容易使绝缘破坏强度发生劣化。此次，使尺寸较大的有机Ti分子在未分解的状态下吸附在多孔质low-k膜上，从而防止了该现象。图表由本网站根据瑞萨电子的发布资料制作而成。

瑞萨此次对电容器下部电极中使用的TiN膜的成膜方法进行了改进，从而克服了该课题。具体方法是，使尺寸比多孔质low-k膜上的空孔还要大的有机 Ti分子，在未分解的情况下吸附在多孔质low-k膜表面上。如果通过这个有机Ti分子的氮化反应来使TiN膜成膜，那么包含Ti在内的原料气就不会扩散到多孔质low-k膜中。

此次方法的通用性较高，还有望推广到在逻辑LSI中混载新型非易失性存储器的技术中。例如，可以通过将DRAM用电容器替换为TMR（通道磁阻）元件来混载MRAM。