赛灵思ISE 13 全面支持 7 系列 FPGA

华强电子网 2011-03-15 a:2:{i:0;s:2:"IC";i:1;s:9:"半导体";}

全球可编程平台领导厂商赛灵思公司宣布推出 ISE? 13设计套件。这款屡获殊荣的设计工具和 IP 套件新增了许多增强特性，可以提高片上系统（SoC）设计团队的生产力，针对 Spartan?-6、Virtex?-6 和 7 系列 FPGA 以及行业领先的容量高达 200 万个逻辑单元的 Virtex-7 2000T 器件，加速实现真正的即插即用 IP。针对减少开发时间和成本，ISE 13设计套件引入了加速验证、支持 IP-XACT 的即插即用 IP以及全新的Team Design Flow，让多名工程师利用时序可重复功能同时开展工作，从而缩短设计周期。

由于赛灵思已经推出系统门容量高达数百万的 FPGA，例如采用堆叠硅片互连技术的Virtex-7 2000T 器件，能够将串行、并行和数字信号处理融合到一个芯片之上，并提供高达 28Gbps 的收发器速度，因此，生产力的需求在这些高度复杂的设计中极为重要。
然而，根据《国际半导体技术发展蓝图》(International Technology Roadmap for Semiconductors)，若要维持生产力曲线，行业必须将周期缩短 50%。由于超过一半的设计周期都花在了验证环节上，ISE 13设计套件采用了新的硬件协同仿真功能和AMBA?4 AXI4（高级扩展接口）总线函数仿真模型，可以直接提高设计验证团队的生产力。

加速验证流程
利用由开发板、套件和赛灵思 ISE 仿真器构成的赛灵思阵容强大的产品组合，设计团队现在可以将仿真运行时间从之前的数小时缩短到几分钟。通过实时仿真，验证工程师可以测试已实施的设计模块，同时把其它开发中的模块留在仿真器中，从而将整体验证速度提升至原来的 100 倍（相比原始本地仿真）。新的可选 AXI4 总线函数模型也可以添加到验证测试平台，进一步加快验证速度，验证客户提供的 IP 的互联逻辑，提高整体生产力。
新的Team Design Flow
ISE 13设计套件采用了全新Team Design方法(参见利用Team Design提高生产力)，让各组开发人员可以同时工作，解决多名工程师合作开展一个项目时所面临的挑战。

ISE 设计套件营销高级总监 Tom Feist 表示：“设计片上系统（SoC）非常复杂，通常是一个国际性开发团队共同开展一个设计项目。不仅HDL的开发需要动用多名工程师，另外还需要单独的工程师扮演整合人员，负责整个系统设计的整合和实施。而更具挑战的是开发不同设计模块的团队可能来自几个不同的公司。”

通过完善 ISE 12设计套件中的设计保存能力，Team Design Flow可以提供更多功能，确定已完成设计部分的早期实施结果，而无需等待其他设计团队。这项全新功能支持高级优化，例如智能时钟门控，它可以降低多达 30% 的动态功耗，加快剩余设计的时序收敛和时序保存，提高整体生产力，减少设计迭代问题。

支持 IP-XACT 的即插即用 IP
通过加快设计重用，ISE 13设计套件现在可以提供新的符合赛灵思即插即用计划（参见 AXI4 互连为即插即用 IP 铺平道路）的开放标准，简化使用赛灵思和第三方 IP 进行的开发工作，缩短设计创建时间。该版本新增了AXI 互连配置选项，可以利用稀疏连接模式的 AXI4 互连将互连硅芯片面积减少 50%。高性能的 AXI4 系统可以将客户的互联和内存接口系统带宽提升 20%。现在，用户可以针对自己的性能或空间面积轻松定制系统，以实现最佳系统拓扑。

另外，赛灵思还为其联盟成员提供了新的基于 IP-XACT 的IP Packager，让联盟成员能打包他们自己的 IP，以便在 CORE Generator? IP 库之外轻松访问 IP。IP-XACT 可以为赛灵思及其联盟计划成员的 IP 带来一致的用户体验。在 ISE 13设计套件中，目前已经有 50 个赛灵思 IP 内核支持 IP-XACT，未来一年之内，所有赛灵思 IP 内核将全部支持 IP-XACT。未来版本将对客户开放这一功能，以便他们轻松复用其IP。