VHDL将被SystemVerilog取代

VHDL将被SystemVerilog取代

     （华强电子世界网讯） Synopsys公司主席兼首席执行官Aart de Geus日前在Synopsys开发商论坛(Synopsys Developers Forum)上预言：VHDL将于10年内寿终正寢。
    
     DeGeus在主题发言中指出：“VHDL还会在很长一段时间内存在——也许是另一个十年。同时，由于技术的推动，SystemVerilog的应用增长将突飞猛进。在业界转向大面积采用SystemVerilog的进程中，我们必须也期望支持VHDL。但我毫不掩饰一个事实，即SystemVerilog最终将取代VHDL。” De Geus声称，他相信许多VHDL独有的特性也会存在于SystemVerilog中。“在转向SystemVerilog的过程中，我们将支持VHDL用户。”
    
     在上月举行的DVCon会议上，de Geus发表了演讲，倡议把SystemVerilog语言作为Verilog的下一代语言，并阐述了Verilog如何在增加了声明之后发展成为SystemVerilog的。当时，de Geus的演讲没有提及对VHDL命运的看法，VHDL近年来已成为Verilog语言的主要竞争对手。
    
     De Geus表示，随着SystemVerilog采纳Vera结构，他预计Vera测试平台语言也最终将消亡。 一年以前，Synopsys曾向标准组织Accellera捐赠了Vera的许多结构，该组织监督SystemVerilog的标准化工作。De Geus说，他相信SystemC将有可能继SystemVerilog稳坐江山后演变成为下一代设计语言。在Synopsys收购SystemVerilog的原始创建器CoDesign之前， SystemC曾一度作为下一代设计语言而受到Synopsys的支持。
    
     Accellera主席Dennis Brophy表示，他不认为 de Geus语出惊人，“SystemVerilog将成为SystemC最终增长的基石。”