满足多种I/O接口标准转换要求的桥接方案

满足多种I/O接口标准转换要求的桥接方案

     差分、高速、低电压摆幅、低功率、通用型I/O接口适用于在印刷电路板(PCB)走线、背板或电缆等多种互连介质上传输高速信号，并且具有最小的功耗和最低的噪声。但是因为接口标准很多，让单一器件同时支持各种接口标准就是设计工程师的迫切需要，本文介绍支持各种高速数据接口标准的FPGA，它能够有效地解决接口多样性带来的桥接问题。
    
     为了满足不断发展的电信市场和因特网业务数据传输的速度要求，涌现了RapidIO、POS－PHY Level 4或UTOPIA IV和LVDS等各种差分信号和接口标准解决方案。仅LVDS工业标准就存在两种主要标准，即IEEE标准1596.3 SCI-LVDS和ANSI/TIA/EIA-644。这就对接口的转换电路的灵活性提出了更高的要求。目前的主要做法是将串行数据转换为并行数据，然后经过处理，按照另外一种标准串行输出。本文以Altera公司的Stratix FPGA为例说明接口转换的过程。
    
     Stratix器件提供了True-LVDS差分I/O接口，该接口的每个差分I/O对都配置有专门的串并转换/并串转换(SERDES)电路，而这种SERDES电路的发送和接收部分的数据传输率最大可支持840Mbps/通道，器件的最大汇集带宽可达600Gbps，其差分I/O接口支持许多高速I/O标准，如LVDS、LVPECL、PCML和HyperTransport，而高速模块部分提供了SPI-4 Phase 2、SFI-4、10G以太网XSBI、RapidIO、HyperTransport、UTOPIA-4等接口协议的解决方案，因而适合担任接口转换的角色。
    
     SERDES的原理
    
     SERDES发送器主要用于将4位、7位、8位或10位宽的字进行并串转换，然后通过一根电缆或印刷板(PCB)走线发送出去，而SERDES接收器则接收串行数据并将它们还原为4位、7位、8位或10位宽的并行字。SERDES包含必要的高频电路、复接器、时钟和数据处理电路。设计师可以在x1模式或x2模式下用倍速数据率I/O(DDRIO)电路收发差分数据。
    
     在接收侧，用PLL产生的高频时钟从移位寄存器(也叫串并转换器)移出串行数据，由此产生的并行数据再在时钟的触发下输出到同步于低频时钟的逻辑门阵列。在发送侧，来自逻辑门阵列的并行数据先移位至同步于低频时钟的并入串出移位寄存器，然后再通过输出缓冲器发送出去。Stratix的任何一个差分输入通道都可以配置为接收通道，其差分接收器用于对输入的高速数据进行串并转换，输入移位寄存器在PLL时钟源产生的高频时钟下降沿触发连续移位输入的数据。
    
     数据再定位
    
     数据再定位功能允许用户调整在SERDES接收到的数据相位，它可以通过控制嵌入式SERDES将捕获的数据一次延时一位来实现。FPGA中的定制逻辑可以控制这种位的滑动，因此发往内核逻辑的并行数据能够被正确定位。在所有采用差分I/O的应用中数据再定位功能都是必需的，而用户利用嵌入式数据再定位功能可以节省开发时间和宝贵的内核逻辑资源。
    
     FPGA中的差分I/O最多可以提供20个发送和20个接收通道。从图1可以看出Stratix的差分I/O库是如何支持收发操作的。为了成功实现高速串行接口，还需要先进的片上时钟管理电路。
    

     器件中具有如下一些时钟功能：1. 高速时钟相位调整电路能以45度的步距进行调整，这一功能可使用户实现象HyperTransport接口所需的边沿定位或中心定位时钟。2. 支持高频SDR发送器时钟输出，该功能对数据和时钟占空比为50%的应用来说非常重要。当实现SFI-4和10G以太网XSBI时就需要50%的占空比。3. 发送器时钟输出可以被连接到任何一个差分I/O引脚，这一增强功能允许用户将发送器时钟靠近数据通道放置，因此可以减少时钟到数据的偏移，增加整个系统的设计余量。由于FPGA可以支持很多通道，用户在布局差分时钟输出时就可以有很多种选择。4. 增强型快速PLL能够形成各种各样的时钟分布。例如，接收器和发送器时钟现在就可以设置到器件内核的本地或全局时钟中。
    
     桥接协议
    
     1. HyperTransport
    
     HyperTransport I/O标准(过去称为快速数据传送或LDT)是一种2.5V VCCIO的差分高速、高性能I/O接口标准。该标准主要应用于高性能网络、电信、嵌入式系统、消费类电子产品和因特网互连设备。HyperTransport　I/O标准是一种点到点标准，每条HyperTransport总线由2条点到点单向链路组成，每条链路的宽度从2位到32位不等。
    
     2. LVPECL
    
     LVPECL I/O标准是一种3.3V VCCIO的差分接口标准，主要应用于视频图形处理、电信、数据通信和时钟分配等设备。这种高速低电压摆幅的LVPECL I/O标准采用一个正电源供电，这点类似于LVDS，但它的差分输出电压摆幅要比LVDS大。
    
     3. PCML
    
     PCML I/O标准是一种3.3V VCCIO的差分高速、低功率I/O接口标准，常见于网络和电信应用领域。与LVPECL I/O标准相比，它能获得更好的性能，功耗也更低。PCML标准与LVPECL标准非常相似，但PCML的电压摆幅较小，因此能得到更快的开关时间和更低的功耗。
    
     4. 差分HSTL(I类和II类)
    
     差分HSTL I/O标准主要用于0.0-1.5V HSTL逻辑开关范围内工作的设备，如四倍数据速率(QDR)的存储器时钟接口。差分HSTL规范与单端HSTL规范是相同的，并规定输入电压范围是- 0.3V ≤VI≤VCCIO+0.3 V。差分HSTL I/O标准只适用于输入输出时钟。
    
     5. 差分SSTL－2(类I和II)
    
     差分SSTL-2 I/O标准是一种2.5V的存储器总线标准，主要用于高速双倍数据速率(DDR)SDRAM接口。该标准定义了工作在SSTL－2逻辑开关范围为0-2.5V的设备的输入输出规范。该标准改善了总线必须与大型分支隔离场合的操作性能。SSTL-2标准规定输入电压范围为- 0.3V≤ VI≤VCCIO+0.3V。FPGA器件的输入输出电平都支持这一标准。差分SSTL-2 I/O标准只适用于输出时钟。
    
     本文小结
    
     综上所述，Stratix系列器件支持业界目前所使用的许多接口标准，表1列出了接口的种类。其差分I/O向用户提供了将FPGA作为接口桥接平台所需的必要功能和性能，其True-LVDS技术支持多达4个高速差分I/O协议的严格时序要求，综合利用Altera的IP内核桥接功能和Atlantic总线接口可以向用户提供完整的桥接解决方案。