CADENCE通过TSMC设计参考流程8.0版加速45纳米芯片设计

CADENCE通过TSMC设计参考流程8.0版加速45纳米芯片设计

    

    
     加州圣荷塞及台湾新竹，2007年7月5日——Cadence设计系统公司（NASDAQ: CDNS）与台湾积体电路制造股份有限公司（TSE: 2330, NYSE: TSM）今天宣布Cadence®正在为TSMC参考流程8.0提供重要功能。这种新的参考流程解决了45纳米的设计难题，为晶粒内变异提供了统计时序分析、与自动化的可制造性设计（DFM）热点修整，以及新的动态低功耗设计方法学。
    
     参考流程8.0版是TSMC的最新一代设计方法学，能够提高成品率、降低风险和提高设计精确度。该流程提供了经认定的设计建构模块的参考，给予设计师从规格到出带的可靠途径。
    
     “TSMC与Cadence一直在不断创新，这次参考流程8.0也是创新的结晶。”Cadence市场部全球副总裁Eric Filseth说，“TSMC参考流程8.0是一套面向45纳米设计的完整、整合以及全面的解决方案。丰富的产品和易用的流程是Cadence提供给我们的共同客户的关键价值。”
    
     “我们与Cadence紧密合作，解决设计师在45纳米工艺中碰到的复杂问题。”TSMC EDA及IP市场部主管Kuo Wu说，“通过我们与Cadence的长期合作，我们能够为设计师提供最新的功耗管理、工艺变异分析以及可制造性设计技术，这些都紧密地结合到TSMC参考流程8.0中，并集成到TSMC的45纳米工艺。”
    
     TSMC参考流程8.0经工艺验证，能够让设计师加快先进45纳米设计，有着低功耗、周期短、质量高和制造风险低等特点。Cadence在TSMC参考流程8.0中的贡献基于Cadence Encounter®数字IC设计平台和Cadence逻辑设计团队解决方案的多种新功能。这些新功能有多种Cadence工具的支持，包括Incisive® Design Team Simulator, Incisive Enterprise Simulator 和Cadence SoC Encounter GXL RTL-to-GDS系统，其中涵盖：
    
     Encounter RTL Compiler
     Encounter Conformal® 技术
     Cadence Encounter Test
     Cadence NanoRoute™ 纳米布线器
     Cadence Encounter Timing System
     Cadence VoltageStorm® 功耗分析
     Cadence QRC 提取
     Cadence CMP Predictor
     Cadence Chip Optimizer
    
     作为TSMC与Cadence之间长时间持续合作的一部分，参考流程8.0提供了一个RTL-to-GDS设计流程，加快了高性能和低功耗设计的量产时间。该流程提供了全面的方法，通过提供高级设计法管理功耗解决45纳米工艺中的复杂设计问题，解决太紧凑的生产参数、解决功耗漏泄的指数增长并满足新的提取要求，以精确预估IC互连的芯片行为，并同时解决45纳米工艺节点的工艺变异性问题。
    
     这些功能依照RTL到GDS的顺序，包括兼容Si2通用功率格式（Common Power Format，简称CPF）低功耗流程覆盖设计的支持，包括设计、验证、实现和分析。低功耗流程能够降低功耗漏泄，例如电源关断（PSO），它不仅需要合成和物理设计支持，还需要Cadence逻辑设计团队解决方案独有的功能和实现验证能力。对于新的45纳米布线规则和成品率优化布线的更强的支持，是45纳米工艺技术主要解决方案的一部分。
    
     在分析类型中，工艺变异提取、热分析和热敏(thermal-aware)漏电分析面向设计关注的新领域。Cadence具备新一代SSTA功能的先进异敏(variation-aware)分析工具，现在还包含统计的漏电分析和优化，提高对制造效应的敏感度。
    
     为进一步提高设计成品率，TSMC参考流程8.0帮助防止、侦测和纠正成品率限制因素，以及提高工艺视窗和管理变异。Cadence Chip Optimizer搭配Encounter NanoRoute提供了基于效率的成品率优化，包括Cadence CMP Predictor的厚度可变性预测能力，用于基于模型的智能金属填充(intelligent metal fill)和CMP热点侦测/纠正。CMP Predictor可与Cadence QRC Extraction搭配使用，解决提取中的厚度变异问题，以及搭配Encounter时序系统进行时序分析。此外，该参考流程提供了有光刻意识的布线，和面向第三方光刻分析工具的界面，用于光刻热点侦测，以及应用Cadence SoC Encounter系统进行自动化热点纠正。
    
     最后，面向45纳米的可测试性设计（DFT）功能，例如有功耗意识的ATPG、XOR压缩和高速诊断，完善了Cadence解决方案的主要功能。该参考流程支持面向TSMC的45纳米工艺技术的设计。
    
     作为对TSMC参考流程8.0的一个重要支持，Cadence还提供了全套兼容CPF的45纳米低功耗教程和测试用例，涵盖模拟、设计、实现和分析，基于TSMC的参考流程。客户可以使用这些教程和测试用例观察实际设计中所使用的完整流程。
    
     关于TSMC
    
     TSMC是世界最大的专业半导体代工厂，提供业界领先的工艺技术，以及晶圆厂工业最丰富的技术工艺库、IP、设计工具和参考流程组合。该公司在2006年的装配能力超过700万个晶片（8英寸级别），它有两个高级12英寸GigaFab、4个8英寸工厂以及1个6英寸工厂。台积电的全资子公司也有着强大的生产能力，例如WaferTech和台积电（上海），及其合资工厂SSMC。台积电是第一家提供65纳米制造能力的代工厂。该公司的总部位于台湾省新竹市。更多有关台积电的详情请访问http://www、tsmc、com、
    
     关于Cadence
    
     Cadence公司（Nasdaq股票代码：CDNS）成就全球电子设计技术创新，并在创建当今集成电路和电子产品中发挥核心作用。我们的客户采用Cadence的软件、硬件、设计方法和服务，来设计和验证用于消费电子产品、网络和通讯设备以及计算机系统中的尖端半导体器件、印刷电路板和电子系统。Cadence 2006年全球公司收入约15亿美元,现拥有员工约5200名，公司总部位于美国加州圣荷塞市，公司在世界各地均设有销售办事处、设计中心和研究设施，以服务于全球电子产业。关于公司、产品及服务的更多信息，敬请浏览公司网站 www、cadence、com、cn