特大规模集成电路(ULSI)

特大规模集成电路(ULSI)

     1993年随着集成了1000万个晶体管的16M FLASH和256M DRAM的研制成功，进入了特大规模集成电路ULSI (Ultra Large-Scale Integration)时代。特大规模集成电路的集成组件数在107～109个之间。
    
     ULSI电路集成度的迅速增长主要取决于以下两个因素：一是完美晶体生长技术已达到极高的水平；二是制造设备不断完善，加工精度、自动化程度和可靠性的提高已使器件尺寸进入深亚微米级领域。目前硅单晶制备技术可使晶体径向参数均匀，体内微缺陷减少，0.1~0.3um大小的缺陷平均可以少于0.05个/平方厘米。对电路加工过程中诱生的缺陷理论模型也有了较为完整的认识，由此发展了一整套完美晶体的加工工艺。生产电路用的硅片直径的不断增大，导致生产效率大幅度提高，现在硅片的直径尺寸已达到12英寸。微缺陷的减少使芯片成品率增加，0.02个/平方厘米缺陷的硅片可使256MB DRAM的成品率达到80~90%。
    
     目前，ULSI集成电路的技术发展动向主要表现在以下几个方面：工艺已深入到深亚微米级；封装向小型化、高密度化发展，如按目前的趋势，到2000年生产的IC的引脚数将超过1000条；随计算机及相关产品的高速发展，IC产品的性能和市场规模仍保持高速发展；新器件、新工艺不断涌现。
    
     0.18微米技术的发展意味着ULSI电路中的器件尺寸进入深亚微米级后，对加工工艺的精度提出了更高的要求。因而近年来从设备工艺到使用方法都有了长足的进步。
    
     离子注入技术掺杂取代了传统的扩散工艺，不仅掺杂范围和杂质剂量可以精确控制，器件的尺寸及某些参量（如MOS晶体管的阈值电压，负载电阻等）也可以得到控制；快速退火技术不仅使硅片的加工温度有所降低，同时也使其加工质量和杂质的激活率增高很多，这些都有利于ULSI电路的开发与研制。
    
     光刻技术中，过去的接触/接近式曝光或1:1投影曝光，由于分辨率过低，而且在大面积硅片前遇到硅片变形和调焦等困难，早已不适应深亚微米级电路的要求。1980年开始使用的分步重复投影曝光DSW曝光，当时的分辨率为2um，用1:1或5:1投影。近年来在提高分辨率、加强线宽控制、改进图形布局精度等方面做了大量工作，DSW设备多次改型，如美国GCA公司，1979年的产品是分辨率为2um的4800型，1983年产品6300型的分辨率提高到1.1um，1986年的6700型改进为1um，此后不久又生产出分辨率为0.7~0.9um的8500型。1988年采用新的准分子激光器，又将DSW设备的分辨率提高到 0.5um，用于4Mb和16Mb DRAM的研制。X射线曝光方案早在1972年就提出了，但由于低辐射源、掩模和抗蚀剂等问题未能解决以致于影响了应用。后来这些问题得到了解决，并已用于0.5um的MOS器件栅、接触孔、金属线等刻蚀，效果很好。现在其分辨率虽已达到0.1~0.2um，且不用调整焦距，不必纠正透镜象差，操作简便，很适于工业生产的需要；但在临界尺寸控制、失真、易产生缺陷等方面却逊色于DSW曝光。
    
     从目前的发展情况看，在深亚微米工艺技术中，有两种光刻技术发展前景非常好，即甚远紫外线（EUV）和电子束STEPPER。由于人们发现了金属Mo和Si组成的多层膜结构对13nm的EUV光有较高的反射系数，因此13nm的EUV反射式光刻系统被认为是最有希望在亚0.1微米技术中成为主流曝光工具。EUV是目前认为最有发展前景的亚0.1μm光刻技术。电子束曝光一直被看成是器件尺寸缩小到光学曝光不满足要求时的最佳方案。但此设备结构复杂，使用要求和成本都很高，加工需时又长，故未能普及。一般的电子束光刻系统采用的都是电子束直写方式，由于电子束的直径很小，而集成电路的圆片又很大（目前已达到8－－12英寸），利用这种方法得到的分辨率虽然很高，但效率却很低，很难适用于大规模批量化生产。最近，LUCENT TECHNOLOGIES公司研制成功了投影电子束光刻系统SCALPEL。SCALPEL使用的是一种由低分子量的氮化硅薄膜和高原子量的钨栅层共同组成的散射掩膜版。当高能电子（100KEV）均匀地照射在掩膜版上时，经过氮化硅膜的电子没有受到散射，相反经过钨栅的电子则发生散射，偏移几个毫微度。然后所有的电子再经过聚焦透镜改变方向后投影到一个孔上，此孔只允许那些没有经过散射的电子通过，这些电子经过第二个透镜后照射到硅片上，重现出散射掩膜版上由低原小量氮化硅材料组成的图案。由于孔阻挡了散射电子的通过，所以在硅片表面可以获得高反差的图像。这种散射掩膜与其它系统相比的主要优点是不会吸收电子，从而不会因为受热而使图像变形。电子束STEPPER的研制成功为电子束光刻技术用于批量生产提供了可能。
    
     超大规模集成电路及特大规模集成电路的进展在很大程度上取决于微细加工和超微细加工技术的发展，微细化的关键是光刻。据研究，光学光刻的极限是0.12微米。通过开发短波长光源、大数值孔径镜头、变形照明、移相掩膜以及先进的抗蚀剂工艺技术等已将光学光刻推进到实用线宽0.25微米，可满足256M DRAM制造的需要。日立公司已用这些技术实 现了0.13微米的线宽。为进一步缩小线宽正在积极开发X射线曝光和离子束曝光等技术。IBM、AT&T、Motorola三巨头为突破Intel公司对X86技术的垄断，在美国军方高级研究计划局(ARPA)资助下正在开发X射线曝光技术。以贝尔实验室为首的13所大学、研究所和公司在ARPA支持下组成的“高级光刻技术集团”(ALG)致力于开发商用离子投影光刻系统。在未来纳米级工艺中，引人瞩目的 X－射线（同步辐射）、激光束（准分子激光）、电子束、离子束（质子束）、分子束等高能粒子束直接注入成像加工技术和束致变性技术，以及采用场发射源等新一代工艺制造技术和控制技术的应用，在即将到来的二十一世纪，将逐渐取代传统的工艺技术，在超微细加工技术中占越来越重要的地位。所有这些技术进入实用化后，就有可能彻底省掉繁琐的光刻、扩散工艺，进入全真空加工工艺的新时代，将取代四十多年中为微电子技术发展立下汗马功劳的制版光刻技术。
    
     曝光后，细线条和纵向深沟腐蚀也是制作ULSI电路的重要工艺环节。近年来普遍采用干法腐蚀法以代替10年前通用的湿法腐蚀法。干法腐蚀是一种利用气体高频辉光放电所形成的化学活性游离基质与待腐蚀材料相互作用，从而产生选择性腐蚀的方法。这种方法有离子溅射作用，各向异腐蚀力强，不同材料间选择性差别大，没有湿法（化学药品腐蚀法）产生的钻蚀和不易控制图形边缘等缺点，腐蚀的均匀性，重复性都比较好。特别是几种干法腐蚀中的反应离子腐蚀用于0.2um以下的线宽时效果最好，已为ULSI工艺广泛采用。几年前又在此工艺基础上改进成为磁增加反应离子腐蚀，除保持原有工艺的优点外又进一步提高了腐蚀速率、改善了均匀性，颇有利于硅片上的深沟和厚膜腐蚀。
    
     ULSI电路上有多层绝缘薄膜和导电薄膜，是分别用物理淀积法（蒸发、溅射）和化学淀积法（化学气相淀积CVD）来实现的，多年来为适应小尺寸器件的需要作了许多改进。淀积多晶硅、SiO2、Si3N4和磷硅玻璃等无定形介质膜，过去常采用常压化学相淀积法，现在已被低压气相淀积法（LP CVD）所取代。这是因为LPCVD法的淀积物致密性和均匀性都比较好，而且产量颇能适合工业生产的需要。为改进薄膜生长质量、提高薄膜生长速度，淀积设备作了多次改型。近几年继续在提高薄膜的均匀性、改善淀积面的台阶覆盖、减少微粒的产生、消除加工时的热聚集以及在提高MOS晶体管栅、源、漏区的导电率，增加连接线材料的稳定性等方面进一步进行改进。为降低工作温度，采用了等离子增强型化学气相淀积（PECVD）来生长钝化和多层布线用的介质膜。淀积温度一般在200~300摄氏度时，可以避免器件中杂质的再分布、晶片损坏以及金属铝线与Si或SiO2的作用。目前，这种方法已得到广泛应用。
    
     金属互连在整个集成电路芯片中所占的面积越来越大，金属互连问题也就自然成了今后集成电路发展的关键。导电膜中铝的化学性质比较活泼，高温下易与Si或SiO2作用，大电流密度下有迁移效应，在VLSI电路中，铝和铝合金基本上可以满足这些制造芯片的要求，但当进入ULSI之后，芯片面积迅速增大，集成密度进一步提高，器件特征尺寸已经进入深亚微米领域，所有这些都要求金属连线的宽度减少、连线层数增加。而连线宽度减小不仅会引起连线电阻增加，电路互连延迟时间增大，而且还会导致电流密度增加，引起电迁移和应力迁移，严重影响电路的可靠性。
    
     由于铝抗电迁移和应力迁移的能力较差，电阻率也较高，铝互连线已经不能满足今后甚大规模集成电路发展的需要。与铝相比，铜具有电阻率低（室温）、抗电迁移和应力迁移特性好等优点。且铜电阻率仅为铝的60%；铜在275℃的条件下测得的电引起的离子漂移速度分别为Au和Al的1/14和1/65，另外铜的应力特性也远好于A1。因此铜是一种比较理想的互连材料。
    
     但铜作为互连材料也存在很大的缺点：由于铜是间隙杂质，即使在很低的温度下它也可以迅速地在硅和SIO2中扩散，而在器件制造过程中，铜扩散进入SI或SIO2中会造成器件性能变坏，甚至失效，因此必须防止铜污染；当铜淀积到硅片上后经200℃退火30分钟便会形成高阻的铜硅化物；另外，铜与SIO2的粘附性较差，所有这些都限制了铜互连线的广泛应用。为了解决这些问题，必须寻找一种能够阻止铜向硅或SIO2中扩散的扩散阻挡层将铜连线包起来。目前不同公司采用的阻挡层材料各不相同，相对来讲，采用较多的阻挡材料有：TIN、WNX、TI、W等。目前，铜互连技术已经逐步走向实用，MOTOROLA和IBM 已于1998年初分别宣布了他们各自的六层铜互连工艺，预计1998年内投入批量生产。1998年将是铜互技术迅速走向实用的一年。
    
     随着金属互连层数的增加，互连金属线之间寄生线间电容迅速增大，互连介质材料对集成电路性能的影响也变得越来越严重。为了减少寄生连线电容和串扰，在前几代集成电路工艺中广泛采用的介电常数为4 左右的溅射氧化硅和氮化硅介质层已不能适应深亚微米集成电路工艺的要求，在今后的铜多层互连工艺中必须开发新的低K 介质材料。现在各大公司正在研制介电常数为1.5 左右、机械、热学特性适用于半导体工艺，特别是铜连线镶嵌工艺的绝缘介质材料。美国TI公司在1997年的IEDM会议上宣布，他们已经研制成功了一种可变介电常数的半导体材料XEROGEL，并已用于铜互连工艺。
    
     当器件尺寸进入到深亚 0.1微米尺度范围内时，为保证栅对沟道仍有很好的控制作用，如果仍然采用SiO2作为栅绝缘介质层，其厚度将小于 3nm。在这样的尺度下，栅电极与沟道间的直接隧穿将变得非常严重，由此带来了栅对沟道控制的减弱和器件功耗的增加，这是微电子技术进一步发展的限制性因素之一。克服这种限制的有效方法之一是采用高介电常数K 的新型绝缘介质材料，在保证对沟道有相同控制能力的条件下（即相同的有效厚度），可增加栅介质的物理厚度，由此减小栅电极与沟道间的直接隧穿电流。
    
     SOI（SILICON－ON－INSULATOR，绝缘衬底上的硅）是一种非常有发展前途的技术。由于它特有的结构可以实现集成电路中元器件的绝缘隔离，彻底消除了硅CMOS电路中的寄生闩锁效应，同时采用这种材料制作的集成电路还具有寄生电容小、集成密度高、速度高、工艺简单、短沟道效应小、特别适合于低压低功耗和极短沟CMOS集成电路等优势，很多微电子学家认为SOI将成为特征尺寸在0.1微米左右、电源电压在1V左右集成电路的主流技术。
    
     随着加工微细化、超净要求越来越高，如线宽为0.25微米时，要求硅片缺陷尺寸小于0.05微米，工艺气体＞0.02微米的杂质每立方英尺少于1个，对生产环境、设备以及各种气体、化学品、原材料等的尘粒及杂质都有严格的限制。
    
     加工的复杂性、精度和净化的要求不断提高，生产线自动化是必须趋势。目前，计算机辅助制造（CAM）和测试（CAT）在ULSI电路生产中占有相当突出的地位。工艺流程长、影响因素复杂、器件参量和电路结构要求高、制片时间长，等等，由于种种原因集成电路在投入生产前必须经过周密考虑、分析、试验才能作出正确的判断，因此计算机工艺模拟对最佳工艺条件、电路的工艺容差等的选定十分重要。现在先进的厂房采用微环境和标准机械接口（SMIF），由机器人进行各工序间硅片的传送、装卸等操作，这样显著提高了成品率。为适应IC产品制造的多品种、小批量、短周期、低成本等要求,以批加工方式为基础的生产线及设备必须加以革新，使加工方式单片化、加工设备模块化、集成化、多功能化，进而实现计算机集成制造（CIM），增强生产线的柔性，以减少由于人带来的污染。