FPGA芯片在高速数据采集缓存系统中的应用

FPGA芯片在高速数据采集缓存系统中的应用

　　
　　图4中各管脚的定义如下：
　　
　　clk_20m：三线串口时钟输入；
　　
　　rst：复位；
　　
　　ad_mode：配置模式；
　　
　　s_ldn：标志信号脚；
　　
　　s_data：寄存器数据输人；
　　
　　其仿真结果如图5所示，由图5可见，在ldn上升沿时寄存器数据开始输入，每20个周期读入一个寄存器数据。由此结果，即可知配置正确。

　　
　　3.2 大容量FIFO数据缓存模块
　　
　　由于采集的雷达信号数据量很大，所以，本系统通过Quartus中软件自带的宏功能MegaWizardPlag_in Manager来产生一个64 bit×32768words的大容量FIFO，从而有效地利用了这片FPGA的存储资源。其产生的FIFO模块如图6所示。

　　
　　图6中，64位数据由ADC的高速数据采样提供，ADC的I、Q两路数据均为16位宽。为了获得更高的速度以及更大的数据缓存量，在数据进入FIFO之前，可对ADC的采样数据进行数据抽取和拼接，以将两组32位宽的IQ数据拼接成64位宽数据，然后一次送入FIFO中进行缓存。FIFO的wrreq写使能信号由前面提到的视频检测脉冲以及DSP的控制信号共同提供，其中写时钟wrclk与ADC数据拼接时钟同步，读时钟rdclk与DSP时钟同步，FIFO数据出口与DSP总线相连接。