在嵌入式设计中降低CPLD的功耗

在嵌入式设计中降低CPLD的功耗

从事便携式或手持产品设计的工程师都明白对于如今的设计，最大限度地降低功耗是必不可少的要求。但是，只有经验丰富的工程师理解尽可能地延长系统的电池寿命的那些微妙但又重要的细节。本文中我们将重点放在这些经验丰富的专家是如何使用超低功耗的复杂可编程逻辑器件(CPLD)，并从他们的嵌入式设计中的I/O子系统节省每个微瓦的方法。

　　我们首先来了解在嵌入式设计中如何降低CPLD的功耗、电路板的面积和元器件成本。下一步，我们将看到在待机模式下如何尽量降低CPLD的功耗，不仅要仔细地选择器件，而且还要选择一个合适的总线驻留方案。器件工作期间，我们对节省功耗的探讨将包括选择逻辑门、智能I/O设计和精密的电源电压管理技术。

　　嵌入式工程师青睐的器件CPLD

　　尽管在最先进的新兴应用中它们特别受欢迎，CPLD的成本低，体积小和低功耗的特性使他们成为几乎所有的手持式或便携式设计的首选。在这些应用中，它们常用来整合逻辑功能，扩展主处理器的I/O功能和监控关键的输入，从而使处理器有更多的时间处于低功耗睡眠模式。

　　用作I/O的扩展器件时，像ispMACH 4000ZE这样的CPLD器件(图1)给予简单的嵌入式处理器额外的信号线和处理功能，他们能够支持显示器、按钮、发光二极管，串行或并行I/O，或存储接口。设计人员还经常利用它们作为设计中通用处理器和更多的专业芯片组之间的缓冲，还能用于其他的应用，如智能手机、GPS系统，远程工业传感器和数码摄像机。

图1：用Lattice ispMACH 4000ZE CPLD扩展I/O。

　　待机功耗的基本知识

　　掌握CPLD功耗的第一步是了解器件在工作时的情况和待机(也称为静态)时的状态。由于许多CPLD在大部分时间是处于待机状态，我们首先会仔细考察这个经常被误解的模式。

　　加电压至器件输入部分，但其内部逻辑还没有被时钟控制，此时CPLD是处于待机状态。在此状态下，因为它的泄漏和偏置电流(虽然大大低于实际的操作)，CPLD仍然有一些功耗。泄漏电流随温度、工作电压和制造工艺而变化。

　　负载产生了可编程逻辑器件内的偏置电流，如内部振荡器、I/O的上拉/下拉电路和其他固定开销，而不管器件的逻辑功能是否正在使用。与泄漏电流不一样，在一定的温度和电压范围内偏置电流是相对稳定的，它们可以用合适的内部配置所控制。