在嵌入式设计中降低CPLD的功耗

在嵌入式设计中降低CPLD的功耗

用明智的方法管理泄漏电流

　　由于可编程逻辑器件的泄漏电流主要取决于它是怎样制造的，第一步就是要密切关注候选器件制造商提供的数据手册的规范。只是简单地购买广告所述的低功耗器件并不能保证如你期望设计中达到的指标完全一样。经验丰富的设计师明白寻找“典型”和“最大”电流之间的实际关系需要根据具体的应用(图2)做出解释。在许多应用中，数据手册中列出的所谓典型电流中提供了一个非常有用的CPLD汲取电流的近似值。然而，有几个问题需要加以探讨，以确保对设计的估计和实际功耗保持相对接近。

图2：供给电流规范。

　　首先需要考虑的事项是CPLD占整个系统功耗的比例。如果这是一小部分，比如说5%～10%，即使最坏的情况将引起整个功耗有相对较小的变化。如果CPLD需要20%或以上的功耗预算，也许是开始根据额定待机电流考虑偏置设计的时候了，额定待机电流接近数据手册中列出的最大电流。您还应该考虑设计中CPLD(以及其他器件)的数量。由于电路板上元器件数量的增加，总功耗接近总的典型额定电流的概率也随之增加。最后，如果您的产品以驱动它至最坏情况的功耗级别为目标，那么您需要考虑潜在影响：较高的功耗会缩短产品的寿命吗？它是否会成为火灾的隐患？

　　如果您仔细察看图2中的数据，你可能注意到，待机功耗还根据工作温度和Vcc(电源电压)而变化。这是因为CPLD的漏电流会随温度升高而增加。事实上，使您的设计完美将改善其待机功耗。由于漏电流与Vcc密切相关，保持电源电压尽可能的低可以节省更多的功耗。由于仔细的电源电压管理能够节省更多的动态功耗，在涉及运作功耗管理时，我们会对这个方面进行探讨。

　　设置偏置电流

　　通过选择合适的器件可以控制CPLD的泄漏电流，现在到了运用你的工程技能调整偏置电流的时候了。用来管理偏置电流的技术大致分为两种类型：

　　确保CPLD的待机配置不与上拉/下拉或相关的其他器件所用的总线驻留技术相冲突；动态控制内部功能块(如振荡器)，使他们只开启所需要的部分。具体取决于所使用的CPLD，这是增加更多的待机时间到设计中的好方法。

　　并行驻留101方案

　　在许多设计中，嵌入式主处理器可以使用自己的总线驻留方案，以保持在总线或I/O上所需的逻辑电平，所以你只须为CPLD的待机模式做准备，确保其激活总线的管理功能被禁用。在其他应用中，总线上其他地方的上拉或下拉电路也可以缓解在待机期间CPLD必须管理总线的情况。

　　但是，不需要CPLD做任何事情并不意味着你也不需要做任何事情。花些时间验证只有一个设备驱动总线是一个重要的任务，因为单个引脚上的逻辑冲突可导致待机功耗为整个芯片标称值10uA 闲置功耗的2～15倍。

　　在主总线驻留机制无法使用情况下，可以使用上拉/下拉，以及在大多数现代的CPLD中拥有的总线保持功能。如同大多数同类器件，莱迪思的ispMACH 4000ZE CPLD的I/O引脚都配备了可选的上拉和下拉电阻，在待机状态(图3)可提供合适的逻辑电平。4000ZE系列还配备了节省功耗的总线保持功能(也称为总线保持)：一种弱激活驱动电路可设置为激活或零，同时产生比简单的电阻器消耗小得多的功耗。一点忠告：虽然总线保持功能可大大节省功耗，但必须肯定它是唯一的在线有源器件，否则会有吸入大电流的风险。

图3：CPLD的总线管理选择。