基于单片机及CPLD的B超检测工装设计

基于单片机及CPLD的B超检测工装设计

软件设计

　　本工装使用CPLD产生发射波形，使用微处理器AT89S52控制整个工装板，还给要测试的B超板（AFE9624）提供继电器和高压开关的切换指令。

　　发射波形的产生

　　周期20ms、脉宽330ns、带660ns死区时间的2个方向相反的脉冲信号，是用Verilog HDL语言编写，由EPM7064的21脚和25脚输出。源码如下：

　　module pwm(clock,pwm_out,pwm_out1);

　　input clock;

　　output pwm_out;

　　output pwm_out1;

　　reg [20:0] count;

　　reg pwm_reg;

　　reg pwm_reg1;

　　always @ (posedge clock)

　　begin

　　count=count+1;

　　if (count<4) //330ns脉宽

　　begin

　　pwm_reg=1;

　　pwm_reg1=1;

　　end

　　else if (count<12)//660ns死区时间

　　begin

　　pwm_reg=0;

　　pwm_reg1=1;

　　end

　　else if(count<21&apos;d16) //330ns负脉冲

　　begin

　　pwm_reg=0;

　　pwm_reg1=0;

　　end

　　else if(count==21&apos;d240000)//12M晶振，12000000/240000=50Hz，即20毫秒

　　begin

　　ount=21&apos;d000000;

　　pwm_reg=1;

　　pwm_reg1=1;

　　end

　　else

　　begin

　　pwm_reg=0;

　　pwm_reg1=1;

　　end

　　end

　　assign pwm_out=pwm_reg;

　　assign pwm_out1=pwm_reg1;

　　endmodule