基于FPGA的RS232异步串行口IP核设计

基于FPGA的RS232异步串行口IP核设计

1 引言

　　数据采集系统常需要进行异步串行数据传输。目前广泛使用的RS232异步串行接口，如8250、 NS16450等专用集成器件，虽然使用简单，却占用电路板面积、布线复杂等缺点。片上系统SoC(System on Chip)是以嵌入式系统为核心，以IP复用技术为基础，集软、硬件于一体的设计方法。使用IP复用技术，将UART集成到FPGA器件上，可增加系统的可靠性，缩小PCB板面积；其次由于IP核的特点，使用IP核可使整个系统更加灵活，还可根据需要实现功能升级、扩充和裁减。这里采用VHDL语言编写 UART模块，将其集成到FPGA上，与器件其他功能模块构成片上系统SoC。

　　2 异步串行口模块设计与实现

　　2．1 UART结构

　　图1为完整的UART接口，包括由发送锁存器、发送移位寄存器和逻辑控制组成的发送模块(txmit)，以及由接收锁存器、接收移位寄存器和逻辑控制组成的接收模块(rxcver)。发送模块和接收模块除共用复位信号、时钟信号和并行数据线外，各自分别有输入输出和逻辑控制单元。

　　2．2 UART的帧格式

　　图2为UART的帧格式。该帧格式包括线路空闲状态(idie，高电平)、起始位 (start bit，低电平)、5~8位数据位(databit)、校验位(parity bit，可选)和停止位(stop bit，位数可为1、1．5、2位)。该格式是由起始位和停止位实现字符同步。UART内部一般有配置寄存器，可配置数据位数(5～8位)、是否有校验位和校验的类型、停止位的位数等设置。

　　2．3 波特率时钟的控制

　　由于数字量接口、工作模式选择、实时监测接口的波特率都不同，UART核包含一个可编程的波特率发生器，可灵活配置波特率。波特率发生器给发送模块和接收模块提供发送数据和接收数据的基准时钟，波特率发生器产生的时钟mclkx16是串行数据波特率的16倍。它对系统时钟n分频，n=系统时钟／波特率×16，针对不同波特率设定相应数值可得到所期望的波特率时钟。