基于FPGA和Verilog的液晶显示控制器设计

基于FPGA和Verilog的液晶显示控制器设计

帧扫描信号FLM即为行选通信号，脉宽为一行时间，在行移位脉冲LP作用下，存入移位寄存器后逐行位移，在一帧的最后一行输出高电平，代表下一帧的开始。M为液晶显示交流驱动波形信号，即一帧改变一次波形的极性，防止液晶单方向扭曲变形。更为详细的时序关系如图1所示。

　　2 设计与实现

　　2.1 液晶控制器总体设计

　　本设计的液晶显示器刷新频率为70Hz，每一帧周期为14．28ms，每一行周期为60μs，时钟信号CP的频率为2 MHz，将一行数据输入列移位寄存器的时间为40μs，因此每一行设计了20μs的空白时间。

　　液晶控制器系统原理如图2所示。时钟模块采用Xilinx公司的Coregen IP工具定制，数字时钟管理器DCM模块将FPGA 50 MHz时钟信号CLK_IN 25分频为2 MHz控制器时钟信号CLK。DCM采用了数字延迟锁相环技术来消除时钟相位的位移，提供比自行分频更稳定的时钟信号，以满足控制系统要求。CONTROLLER模块为LCM提供满足图l所示时序要求的控制信号CP、LP、FLM、M、DISPOFF，并且同步产生SRAM的读地址ADDRA[14：0]。

　　SRAM为内存模块。为了提高输入LCD的数据流速度．设计了32K×4位的舣端口内存，可同时实现读/写，并实现数据格式的转化，由上位机MCU输入的8位数据转为输入LCM列驱动器的4位数据；B端口由MCU_INTERFACE与上位机MCU连接，由MCU微控制器将显示数据写入内存SRAM。其中，ADDRB[13：0]控制16K×8位的写地址，DINB[7：O]为写入数据，WEB为写有效控制，CLKB为写时钟；A端口由CONTROLLER模块控制读地址ADDRA[14：0]，读时钟CLKA由系统时钟信号CLK控制，DOUTA[3：0]将数据写入LCM列驱动器。