基于FPGA和Verilog的液晶显示控制器设计

基于FPGA和Verilog的液晶显示控制器设计

2.2 控制模块设计

　　应用状态机的方法，用Verilog硬件描述语言设计控制模块CONTROLLER。CLK为2 MHz输入时钟信号。LP和内部控制信号DEN由状态机1控制产生，FLM由状态机2控制产生，M由状态机3控制产生，CP信号和ADDRA[14：0]根据CLK和DEN信号控制得到。状态机1有3个状态：状态1，LP为O，DEN为1，持续80个CLK脉冲后转向状态2；状态2，LP为l，DEN为0，持续1个CLK脉冲后转向状态3；状态3，LP为O，DEN为O，持续39个CLK脉冲后转向状态1。状态机2有2个状态：状态1，FLM为l，持续1个LP周期时间，即120个CLK脉冲；状态2，FLM为O，持续剩下的239个LP周期，即28 680个CLK脉冲。状态机3有2个状态，状态l，M为1。持续1个FLM周期时间，即28800个CLK脉冲；状态2，M为0，也持续1个FLM周期时间。CP信号和ADDRA由于含有空白信号，所以由内部控制信号DEN和时钟信号CLK得到。以下为设计的源代码初始化部分：