基于FPGA的仿真系统数据采集控制器IP核设计

基于FPGA的仿真系统数据采集控制器IP核设计

2 系统设计

　　基于前述数据采集控制过程，本IP核分发送数据和采集数据两种处理机制进行设计。相应地，将本IP核内部划分为IP核控制逻辑模块、数据模式转换模块、网络通信模块、寄存器模块、总线模块以及时钟模块六部分。其相互关系如图3所示。

　　主要模块功能及其特征描述如下：

　　(1)IP核控制逻辑模块：负责整个IP核的控制与运行，当接收到主机发来的工作命令后，该模块根据命令的种类（发送数据或采集数据）向相应的模块发送控制命令；出现异常时，本模块根据事先定义好的规则对异常情况进行处理；

　　(2)数据模式转换模块：该模块在接收到IP核控制逻辑模块发来的工作命令后，启动数字信号——模拟信号的转换；

　　(3)网络通信模块：采用专用的快速以太网控制器，利用其内部集成的控制器及协议栈，可以方便地与前端模拟设备连接通信；同时利用其支持10/100 M全双工传输模式的性能，实现快速收发数据的目的；

　　(4)寄存器模块：包括寄存器访问和寄存器单元两部分。寄存器访问部分的作用在于，当寄存器访问程序被IP核控制逻辑选中调用时，IP核控制逻辑可通过其对寄存器单元进行读或写操作访问；寄存器单元部分作为发送或采集机制流水线工作时，数据流动的中间暂存介质。基于本系统的设计目标，选择SDRAM作为寄存器单元的硬件支撑，因其读写时序较复杂，需在本系统中集成专用的SDRAM控制器IP 核与其对接[5]；

　　(5)总线模块：负责各模块之间信息的传输，如提供Avalon接口供寄存器访问时使用，它使用Avalon必需的信号来访问寄存器，并支持任务逻辑传输类型[6]；

　　(6)时钟模块：产生相应频率的时钟供给IP核，时钟的频率由系统时钟频率分频所得。