Cadence与海思在FinFET设计领域扩大合作

Cadence与海思在FinFET设计领域扩大合作

　　益华电脑(Cadence Design Systems)宣布，已与通讯网路与数位媒体晶片组供应商海思半导体(HiSilicon Technologies)已经签署合作协议，将于16奈米 FinFET 设计领域大幅扩增采用Cadence 数位与客制/类比流程，并于10奈米和7奈米制程的设计流程上密切合作。

　　海思半导体也广泛使用Cadence数位和客制/类比验证解决方案，并且已经取得Cadence DDR IP与Cadence 3D-IC 解决方案授权，将于矽中介层基底(silicon interposer substrate)上的单一封装中部署众多不同的晶粒。在此合作之前，海思半导体于业界第一个量产的16奈米FinFET系统晶片(SoC)的设计，即采用Cadence的工具与IP。这个SoC具备32核心处理器与64位元架构，是以高达2.6 GHz速度执行的网路处理晶片，在设计过程中使用Cadence数位、客制、3D-IC、验证和模拟工具与DDR4 IP。

　　在数位流程方面，这份协议包含Cadence Encounter 数位设计实现系统、Tempus 时序Signoff解决方案、Voltus IC电源完整性解决方案以及Quantus QRC萃取解决方案。在客制/类比设计方面，海思半导体设计人员运用Cadence Virtuoso 客制设计平台、Spectre 模拟平台、实体验证系统、Litho Physical Analyzer与CMP Predictor。这份协议也包含增加先进制程验证所需的IncisiveR Enterprise Simulator授权。

　　在3D-IC设计方面，海思半导体运用Cadence 3D-IC解决方案，包括Encounter数位设计实现系统与运用于IC/封装协同设计的Allegro 工具，还有运用于功耗、散热与讯号完整性验证的Voltus与Sigrity 解决方案。

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