从工艺和设计层切入 渐破5nm“极限挑战”

从工艺和设计层切入 渐破5nm“极限挑战”

归根究底，良率和成本的问题最终还是因5nm技术处于初探阶段，技术不成熟所致的不可控因素太多。其中，工艺和设计近乎各占半壁江山。首先，以芯片制造流程中最核心的刻蚀和光刻工艺来看，比如刻蚀工艺从14nm到5nm器件，刻蚀步骤近乎增加了三倍左右，传统的14nm工艺节点等离子刻蚀机的刻蚀步骤仅为65步，但到了5nm的节点，刻蚀步骤会增加到150步，且最终的良率需要每一步良率的基础上进行累积，要达到高良率难度自然可想而知，这就需要更加精密的加工精度以及更高的刻蚀速度来匹配5nm制程，以完成更多的步骤要求。

另一方面，在光刻工艺上，以光罩掩模的3D效应为例，国内某晶圆大厂专业人士告诉记者：“当芯片设计人员完成IC设计时，设计图形从文件传输到光罩掩模。这个掩模作为一个主模板，光刻机可以通过重复曝光成像在一片晶圆片上生成多个相同的重复的芯片图案。通常，这是通过光罩掩模投影成像来完成的。”

但对于7nm甚至是5nm采用的EUV来说，光罩掩模与传统光罩成像是非常不同的，该专业人士进一步解释到：“EUV掩模实际上是基于镜像类型的反射式成像，通过使用吸收材料和抗反射涂层(ARC)在掩模上‘绘制’不同的电路图案。吸收材料和抗反射图层位于掩膜版镜面顶部，呈三维结构。在曝光过程中，当光线照射到掩模版上(通常以一个很小的角度，大约6度)，有时这些3D结构的反射会导致阴影效果和像差。这种效应在7纳米节点上可能没有太大的问题，但随着向5纳米甚至未来的3纳米方向发展，掩模3D效果的影响将会更加明显。”

而从基础层的设计上来看，随着制程节点向5nm甚至3nm演进，功耗密度的问题也将愈发显著。芯片设计过程中，如果说16nm芯片的功耗密度是1，那么5nm的功耗密度可能就是10，散热自然就会成为非常大的难题。新思科技中国区董事长兼全球资深副总裁葛群曾指出，5nm以下会有更多的漏电流，金属线的电阻变得可观，因此功耗下降和性能提升有更大的挑战，因为漏电流控制将变得非常困难。

究其根本原因，还是在于势垒隧道效应导致了电流泄露所致，该专业人士认为：“虽然晶体管的源极和漏极被绝缘的物体隔开无法导通，但是在绝缘层越来越薄之后，源极和漏极之间的距离也会越来越近，最终两者过于靠近，稍微施加电压就会使得电子以概率的方式穿透绝缘层到达另外一端，这就带来了漏电流和功耗问题。而随着晶体管尺寸向5nm甚至3nm迈进之后，FinFET本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。”

典型比如5nm之后，不断拉高的深度和宽度之比（为了避免短沟道效应，鳍片的宽度应该小于栅极长度的0.7倍），他进一步解释到，“这将使得鳍片难以在本身材料内部应力的作用下维持直立形态，尤其是在能量更高的EUV制程导入之后，这样的状况会更为严重，甚至光子在如此小的尺度下将呈现量子效应从而带来大量的曝光噪音，会严重影响5nm产品的质量和性能，而且栅极距过小也将带来更多不可控的情况。”这也意味着要想攻破5nm技术层的重重屏障，从核心工艺和基础层设计上去做出更多的创新和突破是当前最直接的做法，如此才能逐步发掘出真正能够提升良率和降低成本的最优化方案。但这也意味着从现在开始，到5nm芯片后续全面投产的整个过程中，需要持续且大量的资本和人力注入，这注定是一笔不菲的开支。

总之，对于任何一家志在竞逐全球芯片设计“霸主”的厂商来说，5nm节点是必须挺进的领域。纵然，当前行业在良率提升和成本优化等问题上尚未出现“最优解”，但随着接下来台积电和三星等国际芯片制造巨头在工艺层上的突破，加之如苹果、高通、联发科和华为等一众芯片厂商相关5nm产品的试制和量产，相信市场会很快做出正确的选择。但在这之前，5nm领域必然是一场考验时间、资本以及耐性的较量，毕竟前期投入不菲，而且需要从芯片设计商、制造商甚至终端集成商们各关键环节之间长期且密切的沟通与合作。正如MediaTek李宗霖所说：“往往越先进的制程，就需要越长的开发周期，因为这其中蕴藏着很多难以预测的挑战。”最终，只有真正能耐住性子精钻细磨的玩家，才能最终站上5nm时代的高台。