利用串行RapidIO实现FPGA协处理
来源：电子工程世界 作者：—— 时间：2010-03-26 07:00
IP架构
Xilinx提供了缓冲层参考设计的源代码，该设计可完成分组的自动排队和优先级重新划分SRIO物理层IP可以实现链路训练和初始化、发现和管理以及错误与重试恢复机制此外，在该物理层IP中还对高速收发器进行了实例化，以便支持线速为1.25Gbps、2.5Gbps和3.125Gbps 的1通道和4通道SRIO总线连接。
该方案中提供的寄存器管理器参考设计允许SRIO主设备对端点设备配置、链路状态、控制和超时机制进行配置和维护另外，该寄存器管理器还提供了可让用户设计探测端点设备状态的端口。
LogiCORE则提供了完整的端点IP该IP已通过业界领先SRIO器件厂商的测试用户可通过Xilinx CoreGen GUI工具获得LogiCORECoreGen工具可以帮助用户配置波特率和端点LogiCORE支持流量控制、重传抑制、门铃和消息传递等扩展特性因此，用户可以创建一套专门针对应用需求优化了的灵活、可调整和定制化的SRIO端点IP。
利用Xilinx和其他厂商提供的大多数高性能FPGA中的各种资源，系统设计师就能轻松创建并部署其智能方案，以增强产品在上市时间、可调整性、可扩展性、适应未来发展等各方面的优势下面给出了一些采用SRIO和DSP技术的系统设计实例。
SRIO系统应用实例
1.嵌入式系统：像x86这样的CPU结构是针对那些无需进行大量乘法运算的一般应用优化过的相比而言，DSP结构则是针对包括滤波、FFT、矢量乘法和查找以及图像或视频分析等信号处理操作优化过的。
因此，同时采用CPU和DSP的嵌入式系统可以轻松利用通用处理器和信号处理器两种结构的优势图6给出了一个此类系统的例子，其中同时包含FPGA、CPU和DSP架构。
图6：基于CPU的高性能DSP子系统
在高端DSP中，串行RapidIO已成为主流数据互连方式x86 CPU中主要的数据互连则采用PCI Express实现如图6所示，对FPGA进行一些简单的配置，就能用它调整DSP应用的规模，和/或桥接几种完全不同的互连标准(如PCI Express 和串行RapidIO)。
在该系统中，管理PCI Express系统的是Root Complex芯片组，SRIO系统则受一块DSP管理PCIe的32/64位地址空间(基地址)可自动映射至34/66位SRIO地址空间(基地址)PCIe应用程序通过内存或I/O读写与Root Complex芯片组通信这些事务均可通过流写入、原语和确认读/写事务(SWRITEs ATOMIC NREADs NWRITE/NWRITE_Rs)等I/O操作轻松映射至SRIO空间。
在Xilinx的FPGA中设计此类桥接功能非常简单，因为PCI Express的后端接口和串行RapidIO端点的功能模块是类似的分组队列模块随后就可以实现从PCIe到SRIO或从SRIO向PCIe的转换，从而在这两个协议域之间建立数据流。
2.DSP处理应用：在那些DSP处理是主要架构要求的应用中，系统结构可按图7所示方式设计。
图7：需要强大DSP处理能力的器件
