基于NiosII处理器的通用AD IP核的设计与实现

基于NiosII处理器的通用AD IP核的设计与实现

本文采用Quartus 软件集成的Signal Tap II 嵌入式逻辑分析仪软件对TLC549控制器模块进行硬件仿真，波形如图3所示。

　　由图3可以看出,在cs、sclk和miso信号的时序配合下，data信号线上输出稳定的8位AD采样数据，经过数字量到模拟量的转换发现与外界输入模拟值一致，从而完成了TLC549控制器模块的验证。

　　AD控制器模块是针对某一款具体的AD芯片而设计的，如果选用不同款式的AD芯片，则需要参考该芯片的芯片手册设计针对该款AD芯片的AD 控制器模块。

　　2．2 FIR滤波器模块的设计

　　在实际应用的数据采集系统中，往往需要对外界模拟输入信号进行滤波，以提取信号中有用的信息。在本设计中这部分的功能是由FIR滤波器模块来完成的。FIR滤波器模块采用Altera公司提供的FIR IP核来实现，通过Simulink软件中的DSP Builder工具对其进行仿真并最终可以生成底层HDL代码。由于TLC549的最高采样频率为40 kHz,本文设计了一个低通滤波器,它的采样频率为40 kHz，3 dB截止频率为100 Hz。在Simulink软件中建立的FIR IP核的仿真模型如图4所示。

　　图4中nco_v8_0模块和nco_v8_1模块是2个数控振荡器，分别用于产生100 Hz和1 kHz的正弦信号，signal add模块是并行加法器，它将两路正弦信号进行叠加并将和信号输出。fir_compiler_v8_0模块是FIR IP核，它将signal add模块输出的和信号作为输入，并将数字滤波的结果输出到示波器进行显示。仿真结果如图5和图6所示。

　　由图5可以看出：第1路是频率为100 Hz的正弦信号，第2路是频率为1 kHz的正弦信号，第3路是前两路信号的叠加。图6中显示的是经过数字滤波后的波形，可以看出只有100 Hz的频率分量存在，1 kHz的信号被滤除了，从而完成了对FIR IP核的功能验证。通过图4中的Signal Compiler工具可以完成该FIR IP核的底层HDL代码的生成。